JPS5991552A - セツトアソシアテイブ型分岐ヒストリテ−ブルを有する命令先取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明はデータ処理システムの命令シーケンスのステッ
プに含まれる分岐条件判定ステップ実行処理に先立って
判定結果を予測しつつ次の命令の先取シを行なうセット
アソシアティブ型分岐ヒストリーテーブルを有する命令
先取シ装置に関する。

従来技術 少なくとも１個の分岐命令を含む命令群が記憶装置に命
令シーケンスの形で格納されているデータ処理システム
においては、このような命令シーケンスの実行は１次の
ように行なわれる。

まず、前記記憶装置の分岐元アドレスに分岐命令が格納
される。次に、この分岐命令に引き続いて実行される命
令が先取りされる。このあと、分岐命令が実行され、こ
の実行結果によシ次に実行される命令が明らかになる。

このようなシステムは米国特許４，２ＣＱ９２７号に提
案されている。しかし、このシステムでは、分岐命令先
取シ制御において実行結果の判別時まで命令先取り制御
を停止させると、処理の迅速化が妨げられる。

この欠点の除去のため、分岐命令の実行結果を予め予測
しこの予測に従って命令先取シな行なう方式が提案され
ている。この予測が正しく行なわれたときには、データ
処理システムは処理時間の少ない遅れで稼動する。例え
ば、そのような従来の予測方式としては次の３つの方式
がある。第１の予測方式では、全ての分岐命令の分岐先
方向が成功側または不成功側のいずれか一方のみに予測
されている。

他の１つの予測方式では、過去の事実に基づいて分岐先
方向を予測する。すなわち、同じ分岐命令の過去の実行
結果において分岐先がすでに明らかにされているという
事実を用いてこの結果に基づいて予測を行なうことによ
り予測的中率を高めている。このような予測方式の代表
例が特開昭５７−７６６３８号公報に示されている。

さらにもう１つの予測方式では、分岐命令に対応して分
岐の方向を予測する分岐指示フラグを多数用意し分岐命
令の発生に応答してこれら分岐指示フラグを参照するこ
とにより分岐先を予測している。この例の詳細は特開昭
５３−７４８５７号公報を参照できる。しかし、上述の
３つのいずれの予測方式においても分岐命令の読出し、
解読が必要不可欠であシ、予測連中にもかかわらずこれ
らの読出しおよび解読動作分だけ処理が遅れるという欠
点がある。

この欠点を除去する予測方式が特開昭５７−５９２５３
号公報に示されている。この方式では主記憶装置の命令
部の写しである命令キャッシュメモリのブロックに対応
して該ブロック中に含まれる分岐命令の分岐先アドレス
を、該ブロックの次にフェッチされるべきブロックのア
ドレスとして記憶手段に保持している。命令先取り動作
において、命令キャッジ−メモリへのアクセスと同時に
前記記憶手段をアクセスして前記分岐先アドレスを読出
し、読み出された分岐先アドレスにより先取シすべき命
令のアドレスを決定している点において、この方式は上
述の従来の３つの予測方式と異なシ処理の迅速化に有効
である。しかし、この方式では、命令キャッジ−メモリ
のブロック対応で予測するため、該ブロックに分岐命令
が複数個存在するときには、そのそれぞれの分岐命令に
対応して予測を行なうことができない。この結果、精度
の粗い予測的中率しか得られないという欠点がある。

発明の目的 本発明の目的は上述の欠点を除去するようにしたセット
アンシアティプ型分岐ヒストリテーブルを有する命令先
取シ装置を提供することにある。

発明の構成 本発明のセットアンシアティブ型分岐ヒストリテーブル
を有する命令先取装置は、分岐命令のアドレスの一部を
保持するディレクトリ記憶部と、前記保持されたアドレ
スに対応して、前記保持されたアドレスの分岐命令の分
岐先アドレスを指定する情報を含む分岐情報が格納され
るように構成されたデータ記憶部とを含む、セットアソ
シアティブ型メモリで構成された分岐ヒストリテーブル
手段と、 命令先取ｐ動作の際に、該命令先取動作において、先取
シされるべき分岐命令のアドレスを指定する情報が前記
分岐ヒストリテーブル手段に登録きれているか否かを調
べる点検手段と、該点検手段によシ前記分岐ヒストリテ
ーブル手段に、前記先取シされるべき分岐命令のアドレ
スを指定する情報が登録されていると判明したときに、
該分岐ヒストリテーブル手段から前記先取シされるべき
分岐命令に対応する分岐情報を読出し、該分岐情報に従
い次の命令先取り動作を開始するように制御する命令先
取り制御手段とを備えている。

発明の原理と作用 本発明の特徴は分岐命令の実行における分岐方向に加え
て分岐先アドレスがその同じ分岐命令の過去の結果の把
握により比較的高い的中率で予測可能であるという事実
に基づいて装置が動作することにある。

発明の実施例 次に、本発明の一実施例を図面を参照して詳細に説明す
る。第１図を参照すると、本発明の一実施例は、命令ア
ドレス生成回路４０１、命令アドレス変換回路４０２、
命令解読回路４ｏ３、オペランドアドレス生成回路４０
４　オペランドアドレス変換回路４０５、オペランド記
憶回路を有するオペランド読出し回路４ｏ６、命令実行
回路４０７、命令記憶回路４０８、命令バッファ４０９
、分岐ヒストリテーブル（ＢＨＴ）４１０．命令アドレ
スレジスタ４１１、命令アドレス加算回路４１２分岐情
報バッファ４１３、命令整列回路４１４、分岐情報切換
回路４１５、分岐情報レジスタ４１６゜４１７．４１８
．および４１９、予測確認回路４２ｏ１アドレス生成回
路４２１、選択回路４２２、レジスタ４２３、命令先取
シ制御回路４２４、およびフリップ７０ツブ４２５から
構成されている。

命令記憶回路４０８およびオペランド読出し回路４０６
内のオペランド記憶回路はともに主記憶装置そのもので
あってもよく、さらに命令記憶回路４０８が主記憶装置
の命令部の一部の写しである命令キャッジ−メモ１ハ　
前記オペランド記憶回路が主記憶装置のオペランド部の
一部の写しであるオペランドキャッジ−メモリとして構
成されうる。

本発明は、前述の命令の処理単位に対応した装置構成を
必ずしも有する必要はなく、例えば命令アドレス生成回
路４０１とオペランドアドレス生成回路４０４、命令ア
ドレス変換回路４０２とヤオペランドアドレス変換回路
４０５、命令記憶回路４０８とヨオベランド読出し回路
４０６内の記憶回路が共用されたコンビーータシステム
においても適用され得る。前記分岐ヒストリチー　プル
（ＢＨＴ）　４１０は分岐命令のアドレスを指定する情
報と該分岐命令の実行の予測としての分岐否フラグと分
岐先アドレスを第３図に示すように対にして記憶してい
る。前記命令記憶回路４０８に対する前記命令アドレス
レジスタ（ＩＡＲ）４１１は、命令読出しのリクエスト
アドレスヲ保持して命令の読出し動作を実行する。さら
に前記命令アドレスレジスタ４１１（ＩＡＲ）は、分岐
ヒストリテーブル４１０（Ｂ）（Ｔ）および命令アドレ
ス加算回路４１２に、信号線１０１を介して接続されて
いる。前記レジスタ４１１の内容は該分岐ヒストリテー
ブル４１０　（ＢＡＴ　）を索引し、読出されるべき命
令のアドレスがそれに登録されているか否かを示す信号
を信号線１０６に出力する。登録されていれば、対応す
る分岐先アドレレスが信号線１０５に読出される。登録
されていなければ、前記命令アドレス加算回路４１２に
よシ、後続の命令語の命令先取シのだめのアドレスが生
成される。前記命令アドレス加算回路４１２は　１回の
リクエストで読出される命令語を８Ｂｙｔｅと仮定した
とき単に“ＩＡＲ＋８”を出力１０７融成する回路であ
る。前記命令バッファ４０９は、命令記憶回路４０８か
ら読出された３Ｂｙｔｅの先取シ命令語を蓄積し、命令
処理部への命令の供給における待行列（ＱＬｌｅｆ）を
形成する。前記命令整列回路４１４は、命令バッファ４
０９が空のとき信号線１０２を介して、命令記憶回路４
０８から読出される８Ｂｙｔｅの命令語に応答して前記
命令バッファ４０９が空でないとき、信号線１０３を介
して前記命令バッファに貯えられる８Ｂｙｔｅの命令語
に応答して命令を抽出して信号線１０４を介して命令解
読回路４０３に命令を供給する回路である。前記分岐情
報バッファ４１３は、前記命令バッファ４０９に格納さ
れる命令語に対応して用意されており、その命令語中に
分岐成功と予測された分岐命令が存在すれば、第７図に
示す該分岐命令の分岐情報を格納する回路であり、分岐
命令のアドレスは信号線１０１を介して、また、分岐情
報としての分岐先アドレスおよびＶビットは、分岐ヒス
トリテーブル４１０（ＢＨＴ）から信号線１０５を介し
てそれぞれセットされる。前記分岐情報切替回路４１５
は、れる前記分岐情報をそれぞれ出力する。前記レジス
タ４１６，４１７、および４１８はそれぞれ分岐命令の
命令解読、命令アドレス生成、アドレス変換の各処理ス
テージに対応し、その分岐情報を保持する。前記分岐情
報レジスタ４１９はその分岐先アドレス部を該分岐命令
の実行によって生成される実際の分岐先アドレスに置き
換えて保持するレジスタである。前記予測確認回路４２
０は分岐命令の実行によって生成される実際の分岐命令
の生成結果と、前記分岐情報レジスタ４１８に保持され
る該分岐命令の予測情報との一致をとる回路である。前
記アドレス生成回路４２１は前記分岐情報レジスタ４１
９に保持される分岐命令のアドレスと該分岐命令１牙の
命令語長とを加算し分岐Ｎ０ＧＯ側の命令の命令アドレ
スを生成する。前記選択回路４２２は分岐命令の成否信
号線１１１の状態に応答して該信号線の状態が分岐ＧＯ
を示すとき線１１５を介して与えられる前記分岐情報レ
ジスタ４１９に保持される分岐先アドレス部の出力を選
択し、前記線の状態が分岐Ｎ０ＧＯを示すとき線１１６
を介して与えられる前記アドレス生成回路４２１の出力
を選択し、信号線１１３を介して該選択回路４２２の出
力をレジスタ４２３に供給する。前記レジスタ４２３は
分岐命令の予測が失敗したとき、分岐ヒストリラープル
４１０　（ＢＨＴ）を更新するだめのものであシ、さら
に信号線１１７を介して命令アドレスレジスタ４１１　
（ＩＡＲ）に命令先取シのだめの新たなアドレスを供給
する。前記命令先取り制御回路４２４は線１０６を介し
て分岐ヒストリテーブル４１０（ＢＨＴ）から与えられ
る分岐予測信号および予測確認回路から線１１２を介し
て与えられる予測成否信号に基づいて命令アドレスレジ
スタ４１１　（ＩＡＲ）の入力を制御する回路である。

次に前記分岐ヒストリテーブル４１０（ＢＵＴ）前記予
測確認回路４２０および前記命令先取多制御回路４２４
の詳細なブロック図とタイムチャートを参照しながら、
本実施例の動作を詳細に説明する。

第２図を参照すると、前記分岐ヒストリテーブル４１０
（ＥｉＨＴ）は、ディレクトリ記憶部５０１データ記憶
部５０２、テスト回路５０３，５０４，５０５゜および
５０６、プライオリティ回路５０７、レベル選択回路５
０８、およびオア回路５０９を備えている。前記記憶部
５０１および５０２は、　１回のリクエストに対して命
令記憶回路４０８から読出される命令語の単位をブロッ
クの単位とし、セット数ｍ１　　レベル数ｎの記憶部で
ある。

第３図を参照すると、記憶部５０１には分岐命令の命令
アドレスの一部とその内容が有効か否かを示すＶビット
が格納され記憶部５０２には、分岐先アドレスの実アド
レスが格納されている。

前記Ｖビットは対応する分岐ヒストリテーブル（ＢＨＴ
）４１０のワードの有効性を示すと同時に該分岐命令の
実行の予測としての分岐成否フラグの機能を有する。

この分岐ヒストリテーブル（ＢＨＴ）４１０への索引は
以下のようなセットアソシアティブ法によって行われる
。

第５図に示される前記テスト回路５０３，５０４５０５
、および５０６はテーブル４１０の各レベルに対応して
命令アドレスレジスタ４１１（ＩＡＲ）に保持されるリ
クエストアドレスが各レベルのＢＨＴ　ＡＡ４　（ｔは
レベルに対応するサフィクスを示す）に登録されている
か否かを示す信号を信号線１３０，１３１，１３２，１
３３に出力する。

第４図を参照すると前記テスト回路５０３　、５０４　
。

５０５および５０６のそれぞれは、一致回路７０１およ
び大小比較回路７０２から構成される装置前記比較回路
７０１では、命令アドレスレジスタ（Ｉ１％）４１１に
保持されるリクエストアドレスの一部ＩＡＲ（：１８−
２８）をセットアドレスとして読出された記憶部５０１
の各レベルの内容とを与開Ｈ五前記レジスタ４１１の内
容ＩＡＲ（：４−１７）とが比較され１等しいアドレス
が存在するが否かを検出する。該一致回路７０１の出力
にょシ命令アドレスレジスタ（ＩＡＲ）４１１に保持さ
れるリクエストアドレスで読出されるべき命令語の８Ｂ
ｙｔｅブロツク中に、すでに分岐ヒストリテーブル（Ｂ
ＨＴ）４１０に登録された分岐命令が存在するか否かが
判明する。しかし、リクエストアドレスとそれが読出す
べき分岐命令との対応をとるには上記一致検出のみでは
不十分である。

第５図を参照すると、１回のリクエストで読出される８
Ｂｙｔｅの命令語のブロック中に２Ｂｙｔｅ命令ＢＯＯ
，Ａ、ＢＯｌ、ＢＯ２の４個の命令が存在する。命令Ｂ
Ｃ！０．ＢＯＩ、ＢＯ２がともに分岐成功と予測された
分岐命令であるときには各々の分岐命令はともにそのア
ドレスの一部が記憶部（ＢＨＴ−ＡＡ）５０１に登録さ
れる。このとき他の分岐命令から命令Ａに分岐して命令
Ａのアドレス＜Ａ＞が前記命令語のブロックを読出すた
めのリクエストアドレスとして命令アドレスレジスタ（
ＩＡＲ）４１１に保持されるときには、分岐ヒストリテ
ーブル（ＢＨＴ）４１０から読出されるべき分岐命令の
情報は命令の実行の経路から、分岐命令ＢＣ１の情報で
なければならない。

従って、前記レジスタ（ＩＡＲ）４１１に保持されるリ
クエストアドレスと前記記憶部（ＢＨ’Ｉ”−ＡＡｉ）
５０１に保持される分岐命令のアドレスとの関係が、上
記の一致条件とともに次の関係が成立するとき対応する
レベルのＢＨＴ−ＨＩＴｉ信号が生成される。この信号
は線１３０−１３３を介して第３回路５０９に与えられ
、該ＢＨＴ−ＨＩＴｉ信号のオア信号が線１０６を介し
て出力され分岐予測信号（ＢＨＴ−ＨＩＴ信号）となる
。

ＢＨＴ−ＨＩＴ　ｉ　＝　　（Ｉ皿（：　４−１７）＝
ＢＨＴ−ＡＡｉ　（：４−１７　）　）凸（１鉦（：２
９，３０　）窃府−益ｉ（：２９，３０））凸ＢＨＴ−
ＡＡｉ　（Ｖ） 再び第４図を参照すると、前記大小比較回路は、この条
件を実現する回路である。さらに、前記信号ＢＨＴ−Ｈ
ＩＴｉの条件が２ヶ以上のレベルにおいて成立したとき
記憶部５０１の対応するレベル（ＢＨＴ−ＡＡｉ　）に
保持される分岐命令のアドレスの８Ｂｙｔｅブロツク内
アドレスＢＨＴ−ＡＡｉ（：２９，３０）の値の最きも
小さいレベルが選択される必要がある。

再び第５図を参照すると、命令ＢＯＩ　　およびＢＯ２
の分岐命令関係情報が格納される分岐ヒストリテーブル
４１０のレベルで、前記信号ＢＨＴ−ＨＩＴ　ｉ条件が
共に成立する。このとき命令の実行の経路から命令ＢＯ
Ｉに対するレベルが選択される必要がある。前記プライ
オリティ回路５０７は、前記信号ＢＨＴ−ＨＩＴｉの２
ヶ以上の成立に対するものであり、この出力によシ記憶
部ＢＨＴ−ＤＡ５０２のセットアドレスＩＡＲ（：１８
−２８）で示されるエントリの分岐先アドレスがレベル
選択回路５０８を介して読出される。

第６図を参照すると、前記プライオリティ回路５０７は
アンド回路群６０１−６０４およびオア回路群６０５−
６０８から構成されている。前記アンド回路群６０１−
６０４はｎ＋１個並列に配置されている。前記第２図に
おけるレベル選択回路５０８の選択信号は第６図におけ
る信号■ｏ、■１゜Ｖ２．Ｖ３により以下のように与え
られる。

ＶＯのとき　　　　ＶＯＬＯ＋■０”１　＋　””””
””　＋　ｖｏＬ、。

Ｖｏ・ＶｔノトキＶＩＩ’０２ＶＩＬ１＋””・・””
”＋ＶＩＩａＶｏ・Ｖ？ｖ２（７）トキＶ２ＬＯ，Ｖ２
Ｌ１．−・−・・−・−−−−・、Ｖ２Ｉ４１ＶＯ°■
１・ｖ２°ＶａノトキＶ３ＩＪＯＩＶ３Ｌ１＋　−−＋
　ＶａＬｎ以上のようにして、第２図におけるレベル選
択回路５０８から読出された分岐情報は第１図の命令記
憶回路４０８から読出される命令と、対応づけることが
可能である。

第９図には、命令記憶回路４０８における命令と分岐ヒ
ストリテーブル（ＢＨＴ）４１０における分岐情報の上
記対応関係が示されている。命令の実行順序が命令Ａｏ
分岐命令ＢＣｏ、Ｂ□、ＢＣｌ、Ｂ２゜Ｂ３、ＢＯ２、
Ｂ３、ＢＯ２、Ｃ１１Ｃ２・・・・・・・・・と予測さ
れた場合である。なお、〈Ａ〉は人命令のアドレスを、
ＢＯｊは分岐命令をそれぞれ示す。

第１０図を参照すると、前記第９図に示した分岐ヒスト
リテーブルＢＨＴ４１０による命令先取り動作は次のよ
うにされる。リクエストアドレスの命令アドレスレジス
タ４１１のセットに応答して命令記憶回路４０８から命
令語が読出され、これと同時にテーブルＢＨＴ４１０が
索引される。

信号線１０６を介してＢＨＴ−１−ＩＩＴ信号が出力さ
れると記憶部ＢＨＴ−ＤＡ５０２の分岐先アドレス〈Ｂ
１〉がアドレスレジスタ４１１にセットされ、命令先取
りが行われる。前記信号線１０６を介してＢＨＴ−ＨＩ
　Ｔ信号が出力されないときには、命だアドレスが出力
され、次の命令先取シが逐次性われる。

以上の命令の先取シに従えば、命令記憶回路４０８から
読出される命令語は、テーブルＢＨＴ４１０の内容によ
る予測に従って順次読出され、命令バッファ４０９には
予測された命令の実行順に格納することが可能である。

このとき、たとえ信号ＢＨＴ−ＨＩＴが出力されても、
分岐予測方向と反対側の命令先取シ動作を一部行わせし
めた後に分岐予測方向の命令先取シ動作を行ってもよい
。

以上のようにして命令先取シされた命令が分岐命令で第
１図の命令整列回路４１４によバ命令解読回路４０３に
導かれたとき同時に該分岐命令に対応する分岐情報が最
初の分岐情報レジスタ４１６（ＱＲ・０）にセットされ
る。

以降前記分岐命令の進行に伴い、前記命令解読、アドレ
ス変換に対応して前記分岐情報が第２および第３の分岐
情報レジスタ４１７（ＱＲｌ）および４１８（ＣａＢ６
）に転送される。そして、前記分岐命令の実行によって
生成される実際の分岐命令の生成結果と前記分岐情報レ
ジスタ４１８（ＱＲ２）に保持される該分岐命令の予測
情報との一致が予測確認回路４２０によりチェックされ
る。

第８図を参照すると、前記予測確認回路・１２゜は比較
回路８０１、フリップ７０ツブ８０２および８０３、ア
ンド回路８０４−８０６、真偽回路８０７および８０８
、およびオア回路８０９から構成されている。前記比較
回路８０１には、分岐命令の実行によυ生成された分岐
先アドレスの実アドレスが命令アドレス変換回路４０２
から信号線１０９を介して与えられるとともに、分岐情
報レジスタ４１８（ＱＲ２）から予測された分岐先が線
１０８を介して与えられる。前記比較回路８０１では両
者の一致、不一致が判定される。判定結果と前記レジス
タ４１８から線１０８を介して与えられるＶピットがア
ンド回路８０６に与えられる。　論理結果により分岐Ｇ
Ｏと予測されたときこの事実を示す信号がフリ、プフロ
ップ８０２にセットされる。このフリップフロップ８０
２の出力がｆｌ”で実際の分岐命令を実行した結果が分
岐Ｎ０ＧＯであればアンド回路８０５から予測ＧＯ失敗
信号１２３が生成される。前記フリップフロップ８０１
の出力が°１”で、分岐命令の実行結果がＧＯであれば
アンド回路８０８から予測Ｎ０ＧＯ失敗信号１２５が生
成される。さらに該信号１２４と前記予測Ｇｏ失敗信号
１２３との論理和がオア回路８０９から予測失敗信号１
１２として生成される。

第１図および第１１図を参照すると、分岐情報レジスタ
４１９（ＱＲ３）の分岐先アドレス部には、前記命令ア
ドレス変換回路４０２から新たに生成される分岐先アド
レスがセットされる。また、前記分岐情報レジスタ４１
９（Ｑｆｔ３）の分岐命令ＢＣ１のアドレス部の内容と
該分岐命令ＢＣ１自身の命令語長部の内容とがアドレス
生成回路４２１により加算され分岐Ｎ０ＧＯ９ｔｌの命
令の命令アドレスが生成される。

そして分岐命令ＢＣ１の実際の実行によシ、分岐ＧＯな
らば前記分岐情報レジスタ４１９（Ｑｌ−Ｂ３）から線
１１５を介して与えられる分岐先アドレス部の出力〈Ｄ
ｌ〉が分岐Ｎ０ＧＯならば線１１６を介して与えられる
前記アドレス生成回路４２１の出力〈Ｂ２〉が選択回路
４２２によシ選択される。前記分岐命令ＢＯＩの予測失
敗信号１１２が予測確認回路４２１から該選択回路４２
２の出力〈Ｄｌ〉が線１１３を介してレジスタ４２３（
ＷＲ）にセットされる。

一方、分岐情報レジスタ４１９（ＱＩＲ３）の分岐命令
のアドレス＜ＢＯＩ＞は信号線１１４を介して命令アド
レスレジスタ４１１（ＩＡＲ）にセットされる。このア
ドレスは該分岐命令に対応する分岐ヒストリテーブル４
１０（ＬＩＨＴ）の更新のため線１０１を介して該テー
ブル４１０にライトアドレスとして供給きれる。前記予
測失敗信号１１２の出力かフリップフロップ４２５に与
えられ、この出力が指示パルスとして線１１９を介して
テーブル４０１に与えられる。この出力に応答して分岐
命令の次の命令先取シ時のための分岐予測情報の更新が
行なわれる。この更新は、本芙施例では予測Ｎ０ＧＯの
失敗のとき、前記レジスタ４２３（ＷＲ）に保持される
新たな分岐先アドレスで行なわれ、予測Ｇｏ失敗のとき
はｖビットをリセットするように行われるが分岐予測情
報の更新に寂けるアルゴリズムを用いて他の方法により
行なって追上つかえない。予測失敗しだとき予測側に後
続する命令の動作はすべてキャンセルされ、前記レジス
タ４２３（ＷＲ）に保持される新たなリクエストアドレ
スが分岐ヒストリテーブル４１０（ＢＨＴ）の更新後に
命令アドレスレジスタ４１１　（ＩＡＲ）に供給され改
めて命令の取出しが開始される。

思 第１υ目を参照すると、前記命令先取り制御回路４２４
はフリップフロップ１２０１、真偽回路１２０２−１２
０４およびアンド回路１２０５から構成されている。前
記フリップフロップ１２０１は前記予測失敗信号１１２
を１マシンサイクル保持するだめの７リツプフロツプで
ある。この回路４２４の出力はアドレスレジスタ４１１
の前段にあるセレクタの選択指示信号となる。この選択
指示信号は、前記命令アドレス加算回路４１２の出力、
前記レジスタ４２３の出力、前記テーブル４１０の出力
、および分岐情報レジスタ４１９の出力のうちのどれを
選択するかを指示するだめの信号でめる。なお、この命
令先取り制御回路４２４の制御により分岐予測が的中し
たときには後述する第１６図の命令処理が行なわれ、分
岐予測が失敗したときには後述する第１７図の命令処理
が行なわれる。前記命令アドレス加算回路１１は線１０
６を介してＢＨＴ−１−ＬＩＴ信号が出力されないとき
分岐Ｎ０ＧＯ側の命令の先取りを行うだめのアドレス生
成を行う。このときアドレスは実アドレスで加算が行わ
れるために、例えば、ページングを行うコンピュータシ
ステムにおいて前記アドレス加算がページ境界を越えた
場合アドレス変換を改めてやり厘す必要が生じる。この
ために、前記命令アドレス加算回路１１にページ境界越
え検出回路を設は該検出回路によυページ境界越えが生
じた場合、信号線Ｌｌｌによシ命令アドレス生成回路１
を起動し、命令先取シ動作を改めて命令アドレス生成回
路（ＩＡ）４０１および命令アドレス変換回路（ＩＴ）
４０２から行うように制御すればよい。

ここで、問題となるのはあらたに分岐ヒストリテーブル
ＢＨ’ｆ”４１０に前記命令アドレス情報を登録すると
き既存のどの部分に格納された命令アドレス情報を追い
出すかである。

この方法としては使われた順序、すなわち最も古く使わ
れたものから順に追い出す法ＬＲＵ（Ｌｅａｓｔ　＆ｃ
ｏｎｔｌｙ　Ｕｓｅｄ　）情報が入った順序すなわち、
最も古く入ったものから順に追い出す方法ＦＩＦＯ（Ｆ
ｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ　）等があるがど
ちらを用いてもよい。

発明の効果 次に本発明の効果を第１３図から第１７図を参照しなが
ら詳細に説明する。

第１３図を参照すると、命令の処理は一般的に次の８つ
の処理単位に分けられる。

（１）ＩＡステージ：実行すべき命令の命令アドレス（
論理アドレス）が生成される。

（２）ＩＴステージ：生成された命令アドレスのアドレ
ス変換が行われる。

（３）ｌ（ｊステージ：変換された命令の芙アドレスで
記憶装置から命令が読出される。

（４）Ｉｆ）ステージ：読出された命令が解読される。

（５）　　ＯＡステージ：解読された命令のオペランド
アドレス（論理アドレス）が生成される。

（６）ＯＴステージ：生成されたオペランドアドレスの
アドレス変換が行なわれる。

（７）００ステージ：変換されたオペランドの実アドレ
スで記憶装置からオペランドが読出される。

（８）ＥＸステージ：命伶が実行される。

上述のＩＴステージおよびＯＴステージのアドレス変換
において、アドレス変換バッファを設は必要な変換テー
ブルが該アドレス変換バッファに存在すれば上記アドレ
ス変換処理は高速に実行し得る。また、上述のＩＣステ
ージおよびＯＣステージの命令およびオペランドの読出
し動作において主記憶装置のデータの一部の写しを保持
するキャッジ−メモリを設は必要な命令およびオペラン
ドが該キャッジ−メモリに存在すれはＩＣステージおよ
びＯＣステージの処理は高速に行いうる。情報処理シス
テムは上述の各処理単位に対応したリリースを必ずしも
有する必要はない。しかし、説明の簡単のためにここで
は各処理単位にその機能を果す回路かめうものとする。

上述のＩＴ　、　ＯＴおよび１０．００の各ステージの
高速処理が可能なとキ複数の命令の処理の流れを無駄な
く実行する８段のパイプライン制御が可能である。

このときの分岐命令を含む命令の処理の流ｎを第１４図
および第１５図を参照しながら説明する。

第１４図は分岐命令の命令先取りにお（八で、前述のす
べての分岐’ｏｏ’であると予測した場合の命令の処理
の流れを示す。すなわち、命令Ａ−Ｑは分岐命令ＢＯの
分岐条件を決定する命令で該分岐条件は命令ＡＱの実行
給茶、すなわち、時刻ｔ７において決定される。分岐命
令ＢＯは時刻ｔ４において解読されると命令アドレスの
生成回路を用いて、分岐先命令Ｂ１のアドレスを生成し
、以後Ｂ１命令を先取りするように動作する。

時刻ｔ２．ｔ３．およびｔ４には分岐Ｎ０ＧＯ側の後　
　　−続命令ＡＩ、Ａ２．およびＡ３の命令先取シのた
めのアドレス生成が開始される。時刻ｔ６およびｔ７に
は予測動作としての分岐ＧＯ側の後続命令Ｂ２およびＢ
３の命令先取シ動作が開始される。時刻ｔ７において分
岐条件の判定結果により、時刻ｔ８以降は正しい命令の
処理の流れに従って処理が継続される。

この場合、分岐命令の出現によるパイプラインのロスサ
イクルは 予測的中（分岐ＧＯ）　のとき　３サイクル予測失敗（
分岐Ｎ０ＧＯ）のとき　３サイクルである。

分岐ＧＯ率γ　予測的中率αとしたとき、この場合γ＝
αでめり、予測的中率は５分５分である。従ってｒ−α
＝０５であシ１分岐命令当シ平均的なロスサイクルは ３×γ＋３×（１−γ）＝３サイクル である。

一方第１５図は分岐命令の命令先取シにおいて、前述の
同じ分岐命令の過去の結果に基づいて予測を行った場合
の命令の処理の流れで示す。

すなわち、分岐命令ＢＣは、時刻ｔ４において解読され
るとともに分岐命令のアドレステーブルを探索しその有
無によるか、もしくは分岐指示フラグの指示の予測によ
ハ分岐Ｇｏ側の命令Ｂ１を先取りするか分岐Ｎ０ＧＯ側
の命令Ａ１を先取りするかを決定する。前回と同様に時
刻ｔ２．ｔ３およびｔ４には分岐Ｎ０ＧＯ側の後続命令
へ１．Ａ２．およびＡ３の命令先取シのだめのアドレス
生成が開始される。時刻ｔ６およびｔ７には予測による
命令先取りの後続命令Ｂ１およびＢ２もしくはＡ４およ
びＡ５の命令のアドレス生成が開始される。時刻ｔ７に
おいて分岐条件の判定結果により時刻ｔ８以降は正しい
命令の処理の流れに従って処理が継続される。この場合
、分岐命令の出現によるパイプラインのロスサイクルは 分岐ＧＯと予測して失敗したとき　　３サイクル分岐Ｎ
０（Ｋ）と予測して失敗したとき　　６サイクルである
。従って、分岐Ｇｏ率γ＝０．５　　予測的中率α＝０
８と仮定したとき１分岐命令当シの平均的なロスサイク
ルは ３・γ・α十〇・（１−γ）・α＋３γ（１−α）＋６
（１−γ）（１−α）＝２１サイクル を得る。

従って、この従来の発明は同じ分岐命令の過去の結果に
基づいて予測を行った場合、高い予測的中率を得るとい
う原理を用いることにより、常に分岐ＧＯと予測する第
１４図に示す処理に比べ幾分の改良がみられる。しかし
、この改良された発明においても、たとえ予測的中時分
岐ＧＯの場合は依然として３サイクルのロスサイクルを
要することになｐｌこれ以上短縮できない。

従って、分岐命令が生じた場合たとえ予測が的中しても
ロスサイクルを生じることになる。

第１６図および第１７図は本発明による命令の処理の流
れを示している。

本発明における命令の処理単位ＩＣステージは命令を記
憶装置から読出す機能の他に、分岐ヒストリテーブルを
索引し読出される命令のアドレスが該分岐ヒストリテー
ブルに登録されているる否かを検出し、登録されていれ
ば対応する分岐情報を読出し、登録されていなければ後
続命令の命令先取シのだめのアドレスを生成する機能を
有する。

第１６図および第１７図を参照すると、分岐命令ＢＯの
時刻ｔ１における動作は次のようにして行なわれる。ま
ず、該分岐命令Ｂｅが命令キャッジ−メモリから読出さ
れると同時に分岐ヒストリテーブルが索引される。該分
岐命令ＢＯの命令アドレスが登録されていれば対応する
分岐情報が読出される。該分岐情報と分析した結果、分
岐ＧＯ側の予測として該分岐情報中に含まれる分岐先ア
ドレスにより分岐先命令Ｂ１の命令先取りを開始するか
、もしくは分岐Ｎ　０（）（Ｊ側の予測として分岐Ｎ０
ＧＯ側の命令Ａ１の命令アドレスを生成して命令Ａ１の
先取シを開始するかが決定される。以降時刻ｔ５ｊでは
前記分岐命令ＢＣの予測期間であシ予測側の後続命令が
先取シされ時刻ｔ５において分岐条件が決定される。予
測的中時には第１６図に示すようにパイプラインの流れ
は乱れを生することなく処理が継続される。予測失敗時
には第１７図に示すようにｔ６時刻で前記分岐ヒストリ
テーブルの更新を行った後に正しい命令の流れから命令
の取出しを行うように制御される。この場合、分岐命令
の出現によるパイプラインのロスサイクルは 予測が的中したとき　　　Ｏサイクル 予測が失敗したとき　　　５サイクル である。予測的中率αはこの場合分岐方向だけでなく分
岐先アドレスをも予測することから分岐方向だけの予測
に比べ若干低くなるが、その割合は微々たるものでるる
。従って、予測的中率α＝０８として１分岐命令当りの
平均的なロスサイクルは ０・α＋５・（１−α）＝１サイクル となり従来技術に比べて格段に改良される。

この発明では、分岐命令のアドレスと該分岐命令のアド
レスと該分岐命令の分岐先アドレスを含む分岐情報とを
対にして記憶する分岐ヒストリテーブルを命令先取り時
に索引する。このあとで前記分岐先アドレスで次の命令
先取を行わせしめることによシ、命令の解読を行うこと
なく前記分岐ヒストリテーブルの記述に従って命令語を
先取シすることができる。このことによシ該分岐ヒスト
リテーブルの記述が正しい場合に限シ命令バッファには
、命令の実行の経路に従った命令の待行列を形成せしめ
、情報処理システムのパイプライン制御における分岐命
令の実行ｉｏスサイクルをともなうことなく行なうこと
ができるという効果がある。

さらに本発明では、分岐命令のアドレスと該分岐命令の
分岐先アドレスを指定する情報を含む分岐情報を対にし
て複数対記憶する分岐ヒストリテーブルをセットアソミ
アティプ型メモリで構成することによシ犬容量のメモリ
からなる分岐ビストリテーブルを実現することができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は分岐ヒス
トリテーブルの詳細な構成を示す図、第３図は第２図の
記憶部５０１および６０１の記憶形式を示す図、第４図
は第２図のテスト回路５０３−５０６の詳細な構成を示
す図、第５図は命令語の構成を示す図、第６図は第２図
のプライオリティ回路５０７の詳細な構成を示す図、第
７図は第」図のレジスタ４１７−４１９の格納形式を示
す図、第８図は第１図の予測確認回路４２０の詳細な構
成を示す図、第９図は第１図の命令記憶回路４０８にお
ける命令と分岐ヒストリテーブル４１０における分岐情
報との対応関係を説明するだめの図、第１０図は第９図
のテーブル４１０による命令先取シ動作を説明するだめ
の図、第１１図は予測失敗時における命令先取り動作開
始までの動作を説明するための図、第１２図は第１図の
命令先取り制御回路の詳細な構成を示す図、第１３図は
命令の処理の流れの概要を示す図、第１４図および第１
５図は従来の予測方式を用いた命令の処理の流れを示す
図、第１６図は本発明において、分岐命令の予測が的中
したときの命令の処理の流れを示す図、および第１７図
は本発明に２いて分岐命令の予測が失敗したときの命令
の処理の流れを示す図である。 第１図から第１７図において、４０１・・・命令アドレ
ス生成回路、４０２・・・命令アドレス変換回路、４０
３・・・命令解読回路、４０４・・・オペランドアドレ
ス生成回路、４０５・・・オペランドアドレス変換回路
、４０６・・・オペランド読出し回路、４０７・・・命
令実行回路、４０８・・・命令記憶回路、４０９・・・
命令バッファ、４１０・・・分岐ヒストリテーブル’（
ＢＨＴ）、４１１・・・命令アドレスレジスタ（ＩＡＲ
）、４１２・・・命令アドレス加算回路、４１３・・・
分岐情報バッファ、４１４・・・命令整列回路、４１５
・・・分岐情報切換回路、４１６・・・分岐情報レジス
タ（Ｑａｏ）、４１７・・・分岐情報レジスタ（ＱＲｔ
）、４１８・・・分岐情報レジスタ（ＱＲ２）、４１９
・・・分岐情報レジスタ（ＱＲ３）、４２０・・・予測
確認回路、４２１・・・アドレス生成回路、４２２・・
・選択回路、４２３・・・レジスタ（ＶｖＲ）、４２４
・・・命令先取り制御回路、４２５・・・フリップフロ
ップ、５０１．５０２・・・記憶部、５０３，５０４，
５０５，５０６・・・テスト回路、５０７・・・プライ
オリティ回路、５０８・・・選択回路、５０９・・・オ
ア回路。 代理人　弁理士　　内　原　　　晋 ４１ ４０２　　　　　口 第１ｆ　図 第１２図 第１３　ｌ２Ｉ） ｌ　ｆｏｌ　ｉｔ　ｌ　ｌ２Ｉ　ｔａ１ｔφ１む１ｔ１
呑７１ｔ−ａ＋第１４図 １ｆｏｌｉｘ　乙２１ｔ３１　ｔ４１び１ｈ１７７Ｉｔ
ａ１ｔｏ　　ｔｔ　　ｔ２　　／：、３　　ｔ４ｔｓ　
　ｔｂＸ″−＼ ８／　　　Ａｆ １ｉ２１ｔ３１１−４１１−５１　　を乙’ｊ７’　Ｌ
８’「［ ローＳ 第１７　図

Claims (1)

1. 【特許請求の範囲】 分岐命令のアドレスを指定する情報と、該分岐先アドレ
   スを指定する情報を含む分岐情報とを対にして複数対記
   憶する分岐ヒストリテーブル手段と、 命令先取多動作の際に該命令先取多動作において先取シ
   されるべき分岐命令のアドレスを指定する情報が前記分
   岐ヒストリテーブル手段に登録されているか否かを調べ
   る点検手段と、この点検手段による前記登録の判明に応
   答して該分岐ヒストリテーブル手段から前記先取シされ
   るべき分岐命令に対応する分岐情報を読み出し該分岐情
   報に従い、次の命令先取り動作を開始するように制御す
   る制御手段と、 アドレス空間上のブロックを単位とし、あらかじめ定め
   たセット数およびあらかじめ定めたレベル数を有し、分
   岐命令の命令アドレスの一部を保持するディレクトリ記
   憶手段と、前記ディレクトリ記憶手段の記憶内容に対応
   する分岐情報を格納するデータ記憶手段とを備えたこと
   を特徴とするセットアソシアティブ型分岐ヒストリテー
   ブルを有する命令先取シ装置。