JPS5991554A - 分岐方向予測を行なう命令先取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明はデータ処理システムの命令シーケンスのステッ
プに含まれる分岐条件判定ステップ実行処理に先立って
判定結果を予測しつつ次の命令の先取漫を行々う分岐方
向予測を行なう命令先取り装置に関する。

従来技術 少なくとも１個の分岐命令を含む命令群が記憶装置に命
令シーケンスの形で格納されているデータ処理システム
においては、このような命令シ−ケンスの実行は、次の
ように行なわれる。

まず、前記記憶装置の分岐元アドレスに分岐命令が格納
される。次に、この分岐命令に引き続いて実行される命
令が先取りされる。このあと、分岐命令が実行され、こ
の実行結果によシ次に実行される命令が明らかになる。

このようなシステムは米国特許４．２００．９２７号に
提案されている。しかし、このシステムでは、分岐命令
先取シ制御において実行結果の判別時まで命令先取り制
御を停止させると、処理の迅速化が妨げられる。この点
をの除去のだめ、分岐命令の実行結果を予め予測しこの
予測に従って命令先取りを行なう方式が提案されている
。この予測が正しく行なわれたときには、テータ処理シ
ステムは処理時間の少ない遅れで稼働する。例えば、そ
のような従来の予測方式としては次の３つの方式がある
。第１の予測方式では、全ての分岐命令の分岐先方向が
成功側または不成功側のいずれか一方のみに予測されて
いる。

他の１つの予測方式では、過去の事実に基づいて分岐先
方向を予測する。すなわち、同じ分岐命令の過去の実行
結果において分岐先がすでに明らかにされているという
事実を用いてこの結果に基づいて予測を行なうことによ
シ予測的中率を高めている。このような予測方式の代表
例が特開昭５７−７６６３８号公報に示されている。

さらにもう１つの予測方式では、分岐命令に対応して分
岐の方向を予測する分岐指示フラグを多数用意し分岐命
令の発生に応答してこれら分岐指示フラグを参照するこ
とによυ分岐先を予測している、この例の詳細は特開昭
５３−７４８５７号公報を参照できる。しかし、上述の
３つのいずれの予読出しおよび解読動作分だけ処理が遅
れるという欠点がある。

この欠点を除去する予測方式が特開昭５７−’５９２５
３号公報に示されている。この方式では、主記憶装置の
命令部の写しである命令キャッジ−メモリのブロックに
対応して該ブロック中に含まれる分岐命令の分岐先アド
レスを、該ブロックの次にエッチされるべきブロックの
アドレスとして記憶手段に保持している。命令先取り動
作において、命令キャッジ−メモリへのアクセスと同時
に前記記憶手段をアクセスして前記分岐先アドレスを読
出し、読み出された分岐先アドレスにより先取りすべき
命令のアドレスを決定している点において、この方式は
上述の従来の３つの予測方式と異なり処理の迅速化に有
効である。しかし、この方式では、命令キャッジ−メモ
リのブロック対応で予測するため、該ブロックに分岐命
令が複数個存在するときにはそのそれぞれの分岐命令に
対応して予測を行なうことができない。この結果、精度
の粗い予測的中率しか得られないという欠点がある。

発明の目的 本発明の目的は上述の欠点を除去するようにした分岐方
向予測を行なう命令先取シ装置を提供することにある。

発明の構成 本発明の装置゛は、分岐命令のアドレスを指定する情報
と、該分岐命令に対応する分岐方向及び分岐先アドレス
を含む分岐情報とを対にして複数対記憶する分岐ヒスト
リテーブル手段を設け、命令先取り動作を行なう際に先
取りされるべき分岐命令命令の登録の判明に応答して対
応する分岐情報を前記分岐ヒストリテーブルから読み出
し、該分岐情報に従い、分岐命令の解読を行なうことな
く命令先取り動作を開始するように制御することにより
予測的中時にはロスサイクルを生じることなく命令供給
を可能とする。はらに、命令実行装置で実行された分岐
命令の分岐方向の結果と、該分岐命令の分岐ヒストリテ
ーブルの分岐方向情報とを比較する該分岐命令の分岐方
向が正しく予測されたことを確認する手段によシ分岐命
令の分岐予測が間違っていると判定された場合は該分岐
命令の正しい後続命令を取り出し実行する手段および分
岐烏合の実行結果で前記分岐ヒストリテーブル中の分岐
情報を更新する手段を備えている。

発明の原理と作用 本発明の特徴は分岐命令の実行における分岐方向に加え
て分岐先アドレスがその同じ分岐命令の過去の結果の把
握によシ比較的高い的中率で予測可能であるという事実
に基づいて装置が動作することにある。

発明の実施例 次に本発明の一実施例を図面を参照して詳細に説明する
。第１図を参照すると、本発明の一実施例は、命令アド
レス生成回路４ｏ１、命令アドレス変換回路４０２、命
令解読回路４ｏ３、オペランドアドレス生成回路４ｏ４
、オペランドアドレス変換回路４０５、オペランド記憶
回路を有するオペランド読出し回路４ｏ６、命令実行回
路４０７、命令記憶回路４０８、命令バッファ４ｏ９、
分岐ヒストリテーブル（ＢＨＴ　）　４１０．命令アド
レスレジスタ４１１、命令アドレス加算回路４１２、分
岐情報バッファ４１３、命令整列回路４１４、分岐情報
切換回路４１５、分岐情報レジスタ４１６．４１７．４
１８、および４１９、　予測確認回路４２ｏ１アドレス
生成回路４２１、選択回路４２２、レジスタ４２３、命
令先取シ制御回路４２４およびフリップフロップ４２５
から構成されている。

命令記憶回路４０８およびオペランド読出し回路４０６
内のオペランド記憶回路はともに主記憶装置そのもので
あってもよく、さらに命令記憶回路４０８が主記憶装置
の命令部の一部の写しである命令キャッシュメモリ、前
記オペランド記憶回路が主記憶装置のオペランド部の写
しであるオペランドキャッシュメモリとし、て構成され
うる。

本発明は前述の命令の処理単位に対応した装置構成を必
ずしも有する必要はなく、例えば命令アドレス生成回路
４０１とオペランドアドレス生成回路４０４、命令アド
レス変換回路４０２とオペランドアドレス変換回路４０
５、命令記憶回路４０８とオペランド読出し回路４０６
内の記憶回粋が共用されたコンビーータシステムにおい
ても適用され得る。前記分岐ヒストリテーブル（ＢＨＴ
）４１０は分岐命令のアドレスを指定する情報と該分岐
命令の実行の予測としての分岐成否フラグと分岐先アド
レスを第３図に示すように対にして記憶している。前記
命令記憶回路４０８に対する前記命令アドレスレジスタ
（ＩＡＲ）４１１は、命令読出しのリクエストアドレス
を保持して命令の読出し動作を実行する。さらに前記命
令アドレスレジスタ４１１（ＩＡＲ’）は分岐ヒストリ
テーブル４１゜（１３ＨＴ）および命令アドレス加算回
路４１２に信号線１０１を介して接続されている。前記
レジスタ４１１の内容は該分岐ヒストリテーブル４１０
（ＤＡＴ’）を索引し、読出されるべき命令のアドレス
がそれに登録されているか否かを示す信号を信号線１０
６に出力する。登録されていれば対応する分岐先アドレ
スが信号線１０５に読出される。

登録されていなければ前記命令アドレス加算回路４１２
により後続の命令語の命令先取シのだめのアドレスが生
成される。前記命令アドレス加算回路４１２は１回のリ
クエストで読出される命令語を８Ｂｙｔｅと仮定したと
き単に”　ＩＡＩ（、＋８　’″を出力１０７に生成す
る回路である。前記命令バッファ４０９は、命令記憶回
路４０８から読出された８Ｂｙｔｅの先取り命令語を蓄
積し命令処理部へのど９ 命令の供給における待行列（Ｑｕｅ−ｖ＝）を形成する
。前記命令整列回路４１４は、命令バッファ４０９が空
のとき信号線１０２を介して命令記憶回路４０８から読
出される８Ｂｙｔｅの命令語に応答して前記命令バッフ
ァ４０９が空でないとき信号線１０３を介して前記命令
バッファに貯えられる８Ｂｙｔｅの命令語に応答して命
令を抽出して信号線１０４を介して命令解読回路４０３
に命令を供給する回路である。前記分岐情報バッフγ４
１３は、前記命令バッファ４０９に格納される命令語に
対応して用意をれており、その命令語中に分岐成功と予
測された分岐命令が存在すれは、第７図に示す該分岐命
令の分岐情報を格納する回路であり、分岐命令のアドレ
スは信号線１０１を介してまた分岐情報としての分岐先
アドレスおよびＶビットハ分岐ヒストリテーブル４１０
（Ｂｌ−ＩＴ）から信号線１０５を介してそれぞれセッ
トされる。前記分岐情報切替回路４１５は、命令バッフ
ァ４０９が空のとき１６号線］０１および１０５を介し
て与えられる前記分岐情報を、そうでないときは前記分
岐情報バッファ４０３を介して力えられる前記分岐情報
をそれぞれ出力する。前記レジスタ４１６．４１７、お
よび４１８はそれぞれ分岐命令の命令解読、命令アドレ
ス生成、アドレス変換の各処理ステージに対応し、その
分岐情報を保持する。前記分岐情報レジスタ４１９はそ
の分岐先アドレス部を該分岐命令の実行によって生成さ
れる実際の分岐先アドレスに置き換えて保持するレジス
タである。前記予測確認回路４２０は分岐命令の実行に
よって生成される実際の分岐命令の生成結果と前記分岐
情報レジスタ４１８に保持される該分岐命令の予測情報
との一致をとる回路である。前記アドレス生成回路４２
１は前記分岐情報レジスタ４】９に保持される分岐命令
のアドレスと該分岐命令自身の命令語長とを加算し分岐
Ｎ０ＧＯ側の命令の命令アドレスを生成する。前記選択
回路４２２は分岐命令の成否信号線１１１の状態に応答
して該信号線の状態が分岐ＧＯを示すとき線１１５を介
して与えられる前記分岐情報レジスタ４１９に保持され
る分岐先アドレス部の出力を選択し、前記線の状態が分
岐Ｎ０ＧＯを示すとき＆１１１６を介して与えられる前
記アドレス生成回路４２１の出力を選択し、信号線１１
３を介して該選択回路４２２の出力をレジスタ４２３に
供給する。前記レジスタ４２３は分岐命令の予測が失敗
したとき分岐ヒス）　ＩＪテーブル４１０（Ｂｌ（Ｔ）
を更新するだめのものであり、はらに信号ｉ！Ｎ１１７
を介して命令アドレスレジスタ４１１（ＩＡＲ，）に命
令先取りのだめの新たなアドレスを供給する。前記命令
先取り制御回路４２４は線１０６を介して分岐ヒストリ
テーブル４１０（ＢＩＴ）から与えられる分岐予測信号
および予測確認回路から線１１２を介して与えられる予
測成否信号に基づいて命令アドレスレジスタ４１１（Ｉ
ＡＲ）の入力を制御する回路である。

次に前記分岐ヒストリテーブル４１０　（ＢＨＴ）、前
記予測確認回路４２０および前記命令先取多制御回路４
２４の詳細なブロック図とタイムチャートを参照しなが
ら本実施例の動作を詳細に説明する。

第２図を参照すると、前記分岐ヒストリテーブル４１０
（ＢＨＴ）は、ディレクトリ記憶部５０１、データ記憶
部５０２、テスト回路５０３、５０４１えている。前記
記憶部５０１および５０２は、１回のリクエストに対し
て命令記憶回路４０８から読出される命令語の単位をブ
ロックの単位とし、セント数ｍ、レベル数ｎの記憶部で
ある。

第３図を参照すると、記憶部５０１には分岐命令の命令
アドレスの一部とその内容が有効か否かを示す■ビット
が格納され記憶部５０２には、分岐先アドレスの実アド
レスが格納されている。前記Ｖビットは対応する分岐ヒ
ストリテーブル（ＢＨＴ）４１０のワードの有効性を示
すと同時に該分岐命令の実行の予測としての分岐成否フ
ラグの槻能を有する。この分岐ヒストリテーブル（ＢＨ
Ｔ）４１０への索引は以下のようなセットアソシアティ
ブ法によって行われる。

第５図に示される前記テスト回路５０３．５０４．５０
５、および５０６はテーブル４１０の各レベルに対応し
て命令アドレスレジスタ４１１（ＩＡＲ）Ｋ保持される
リクエストアドレスが各レベルのＢＨＴ−ＡＡ　ｉ　（
ｉはレベルに対応するサフィクスを示す）に登録されて
いるか否かを示す信号を信号線１３０．１３１．１３２
．１３３に出力する。

第４図を参照すると前記テスト回路５０３．５０４．５
０５および５０６のそれぞれは、一致回路７０１および
大小比較回路７０２から構成されている。前記比較回路
７０１では、命令アドレスレジスタ（ＩＡＲ）４１１に
保持されるリクエストアドレスの一部ＩＡＩ（（：　］
　８−２８　）をセットアドレスとして読出された記憶
部５０１の各レベルの内容と４４ｆＡＭ七前記レジスタ
４１１の内容ＩＡＲ（：４−１７）とが比較され、等し
いアドレスが存在するか否かを検出する。該一致回路７
０１の出力により命令アドレスレジスタ（ＩＡＲ）４１
１に保持されるリクエストアドレスで読出されるべき命
令語の８Ｂｙｔｅプロノク中にすでに分岐ヒストリテー
ブル（Ｂｌ（Ｔ）４１０に登録された分岐命令が存在す
るか否かが、判明する。しかしリクエストアドレスとそ
れが読出すべき分岐命令との対応をどるには上記一致検
出のみでは不十分である。

第５図を参照すると、１回のリクエストで読出される８
Ｂｙｔｅの命令語のブロック中に２Ｂｙ　ｔ　ｅ命令Ｂ
ＣＯ１Ａ、ＢＣＩ、ＢＣ２の４個の命令が存在する。命
令ＢＣＯ１ＢＣＩ、ＢＣ２がともに分岐成功と予測され
た分岐命令であるときに（は、各々の分岐命令はともに
そのアドレスの一部が記憶部（ＢＨＴ−ＡＡ　）　５０
１に登録されるう　このとき他の分岐命令から命令Ａに
分岐して命令へのアドレス＜Ａ＞が前記命令語のブロッ
クを読出すためのリクエストアドレスとして蒲令アドレ
スレジスタ（ＩＡＲ）４１１に保持されるときりこは、
分岐ヒストリテーブル（ＢＨＴ）４１０から読出される
べき分岐命令の情報は島台の実行の経路から分岐命令Ｂ
ＣＩの情報でなけれはならない。

従って前記レジスタ（ＩＡＲ）４１１に保持されるリク
エストアドレスと前記記憶部（ＢＨＴ　−ＡＡ　ｉ　）
５０１に保持される分岐命令のアドレスとの関係が上記
の一致条件とともに次の関係が成立すると５０９に与え
られ、該ＢＨＴ　ＨＩＴｉ　　信号のオア信号が線１０
６を介して出力され分岐予測信号（ＢＨＴ−ＨＩ　Ｔ信
号）となる。

Ｂｌ−ＩＴ（（ＩＴｉ−（Ｉ皿Ｃ４１７）＝ＢＨＴ−Ａ
Ａｉ　Ｃ４−１７））凸（１皿（：２９，３０）臼）ｉ
Ｔ力蹟ｉ（：２９，３０））ＡＢＨＴ　ＡＡｉ　（Ｖ） 再び第４図を参照すると、前記大小比較回路は、この条
件を実現する回路である。さらに前記信号Ｊ３ＨＴ−Ｈ
Ｉ　Ｔ　ｉの条件が２ヶ以上のレベルにおいて成立した
とき記憶部５０１の対応するレベル（ＢＨＴ−ＡＡ　ｉ
　）に保持される分岐命令のアドレス８　Ｂｙ　ｔ　ｅ
ブロック内アドレスＢＨＴ　−ＡＡ　ｉ　（：　２９．
３０　）の値の最＃ふも小さいレベルが選択される必要
がある。

再び第５図を参照すると、命令ＢＣＩおよび１３Ｃ２の
分岐命令関係情報が格納される分岐ヒストリテーブル４
１０のレベルで前記信号ＢＨＴ−ＨＩＴｉ条件が共に成
立する。このとき命令の実行の経路から命令ＢＣ１に対
するレベルが選択きれる必要がある。前記プライオリテ
ィ回路５０７は、前記信号ＢＨ’ＩＩ”　−Ｂ　Ｉ　Ｔ
　ｉの２ケ以上の成立に対するものであシ、この出力に
より記憶部ＢＩＴ−ＤＡ５０２　（７）　セントアドレ
スＩＡＲ（：１８−２８）で示されるエントリの分岐先
アドレスがレベル選択回路５０８を介して読出される。

群６０５−６０８から構成されている。前記アンド回路
２！Ｐ６０１−６０４はｎ＋１個並列に配置されている
。

前記第２図におけるレベル選択回路５０８のｎケのレベ
ルの選択信号は第６図における信号ＶＯ，Ｖｌ、Ｖ２、
Ｖ３により以下のように与えられる。

■０のと＠　　　　　　　　　ｖｏｗ　ＶＯＬ　１−・
−１ＶＱＬｎ■０・■１のとき　　　　　ＶＩＬＱＶＩ
ＬＩ　　−−１ＶＩＬｎＶＯ−Ｖｌ、−Ｖ２のとき　　
　ＶａＬＱ　Ｖ３Ｌ１、・・・・・、Ｖ２ＬｎＶＯ−Ｖ
ｌ　−Ｖ２　・Ｖ３のとき　Ｖ３ＩＪＩ　Ｖ３ＬＬ　−
、Ｖ３Ｌｎ以上のようにして第２図におけるレベル選択
回路５０８から読出された分岐情報は第１図の命令記憶
回路４０８から読出される命令と対応づけることが可能
である。

第９図には、命令記憶回路４０８における命令と分岐ヒ
ストリテーブル（ＢＨＴ）４１０における分岐情報の上
記対応関係が示されている。命令の実行順序が命令ＡＯ
１分岐命令ＢＣＯ１Ｂ１、Ｂｅ□゛、Ｂ２、Ｂ３、ＢＣ
２、Ｃ５、Ｃ２・・・・・・・　と予測された場合であ
る。なお、〈Ａ〉は人命令のアドレスを、ＢＣｉは分岐
命令をそれぞれ示す。

第１０図を参照すると、前記第９図のに示した分岐ヒス
）　ＩＪテーブルＢＨＴ４１０　による命令先取り動作
は次のようにされる。リクエストアドレスの命令アドレ
スレジスタ４１１のセットに応答して命令記憶回路４０
８から命令語が読出され、これと同時にテーブルＢＨＴ
４１０が索引される。□信号線１０６を介してＢＨＴ−
ＨＩＴ信号が出力される。と記憶部ＢＩＴ−ＤＡ５０２
の分岐先アドレス＜Ｉ３１＞がアドレスレジスタ４１１
にセットされ、　次の命令先取りが行われる。前記信号
線１０６を介してＢＨＴ（Ａ）が与えられ、「８」加算
されたアドレスが出力され、次の命令先取りが遂次性わ
れる。

以上の命令の先取りに従えば命令記憶回路４０８から読
出される命令語は、テーブルＢＨ’ｉ”４１０　の内容
による予測に従って順次読出され、命令バッファ４０９
には予測された命令の実行順に格納することが可能であ
る。

このときたとえ信号ＢＨＴ−ＨＩＴ　　が出力されても
分岐予測方向と反対側の命令先取シ動作を一部行わせし
めた後に分岐予測方向の命令先取り動作を行ってもよい
。

以上のようにして命令先取りされた命令が分岐命令で第
１図の命令整列回路４１４にょシ、命令解読回路４０３
に導かれたとき同時に該分岐命令に対応する分岐情報が
最初の分岐情報レジスタ４１６　（ＱＲｏ　）にセット
される。

以降前記分岐命令の進行に伴い前記命令解読、アドレス
変換に対応して前記分岐情報が第２および第３の分岐情
報レジスタ４１７（ＱＲ，１）　　および４１８（ＱＲ
２）に転送される。そして前記分岐命令の実行によって
生成きれる実際の分岐命令の生成結果と前記分岐情報レ
ジスタ４１８（ＱＲ２）に保持される該分岐命令の予測
情報との一致が予測確認回路４２０によりチェックされ
る。

第８図を参照すると、前記予測確認回路４２０は比較回
路８０１、フリップフロップ８０２および前記比較回路
８０１には、分岐命令の実行により生成された分岐先ア
ドレスの実アドレスが命令アドレス変換回路４０２から
信号線１０９を介して与えられるとともに、分岐情報レ
ジスタ４１８ＣＱＴ？、２）から予測された分岐先が線
１０８を介して与えられる。前記比較回路８０１では両
者の一致、不一致が判定される。判定結果と前記レジス
タ４１８　を介ｌ−て与えられるＶビットがアンド回路
８０６　　に与えられる。論理積結果により分岐ＧＯと
予測きれたときこの事実を示す信号がフリップフロップ
８０２にセットされる。このフリップ７０ツブ８０２の
出力が１”で実際の分岐命令を実行した結果が分岐Ｎ０
ＧＯであればアンド回路８０５から予測００失敗信号１
２３が生成される。前記フリップフロップ８０１の出力
がｒ＋　、　ｎで分岐命令の実行結果がＧＯであればア
ンド回路８０４から予測Ｎ０ＧＯ路８０９から予測失敗
信号１１２として生成される。

第１図および第１１図を参照すると、分岐情報レジスタ
４１９　（ＱＲ３）の分岐先アドレス部に（寸前記命令
アドレス変換回路４０２から新たに生成される分岐先ア
ドレスがセットされる。また前記分岐情報レジスタ４１
９　（ＱＲ３）の分岐命令ＢＣ，のアドレス部の内容と
該分岐命令ＢＣ１自身の命令語長部の内容とがアドレス
生成回路４２１により加算され分岐Ｎ０ＧＯ側の命令の
命令アドレスが生成される。

そして分岐命令ＢＣ１の実際の実行により分岐ＧＯなら
ば前記分岐情報レジスタ４１９　（ＱＲ３）から線１１
５を介して与えられる分岐先アドレス部の出力〈Ｄ□〉
が分岐Ｎ０ＧＯならば線１１６を介して与えられる前記
アドレス生成回路４２１０出力〈Ｂ２〉が選択回路４２
２により選択される。前記分岐命令ＢＣ，の予測失敗信
号１１２が予測確認回路４２１から発生したとき、該選
択回路４２２の出力〈Ｄｌ〉が線１１３を介してレジス
タ４２３（ＷＥＬ）にセットされる。

一方分岐情報レジスタ４１９（ＱＲ３）の分岐命令のア
ドレス＜ＢＣ□〉は信号線１１４を介して命令アドレス
レジスタ４１１（ＩＡＲ）にセットされる。このアドレ
スは該分岐命令に対応する分岐ヒス）　ＩＪテーブル４
］０（ＢＨＴ）　の更新（７）ためｆｆ９１０１を介し
て該テーブル４１０にライトアドレスとして供給される
１、前記予測失敗信号１１２の出力がフリップフラップ
４２５に与えられ、この出力が指示パルスとして線１１
９を介してテーブル４０１に与えられる。

この出力に応答して分岐命令の次の命令先取り時のだめ
の分岐予測情報の更新が行なわれる。この更新は本実施
例では予測Ｎ０ＣＩＯ失敗のとき前記レジスタ４２３（
ＷＲ）に保持される新だな分岐先アドレスで行なわれ、
予測ＧＯ失敗のときは■ピントをリセットするように行
われるが分岐予測情報の更新におけるアルゴリズムを用
いて他の方法によシ行なって差しつかえない。予測失敗
したとき予測側に後続する命令の動作はすべてキャンセ
ルされ、前記レジスタ４２３（ＷＲ）に保持される新だ
なリクエストアドレスが分岐ヒストリテーブル４１０（
ＢＨＴ）の更新後に命令アドレスレジスタ４１１（ＩＡ
几）に供給され改めて命令の取出しが開始される。

第１２図を参照すると、前記命令先取多制御回路４２４
はフリップフロップ１２０１．真偽回路１２ｏ２−１２
０４およびアンド回路１２ｏ５がら構成されている。前
記フリップフロップ１２ｏ１は前記予測失敗信号１１２
を１マシンブイクル保持するためのフリップフロップで
ある。この回路４２４の出力はアドレスレジスタ４１１
の前段にあるセレクタの選択指示信号となる。この選択
指示信号は、前記命令アドレス加算回路４１２の出力、
前記レジスタ４２３の出力、前記テーブル４１０の出力
、および分岐情報レジスタ４１９の出力のうちのどれを
選択するかを指示するだめの信号である。なお、この命
令先取り制御回路４２，１の制御により分岐予測が的中
したときには後述する第１６図の命令処理が行なわれ、
分岐予測が失敗したときには後述する第１７図の命令処
理が行なわれる。前記アドレス加算回路１１は線１０６
を介してＢＨＴ−ＨＩＴ信号が出力されないとき分岐Ｎ
０ＧＯ側の命令の先取りを行うだめのアドレス生成を行
う。このときアドレスは実アドレスで加算が行われるだ
めに、例えば、ページングを行うコンピュータシステ１
１において前記アドレス加算がぺ〜ジ境界を越えた場合
アドレス変換を改めてやり直す必要が生じる。このため
に前記命令アドレス加算回路１１にページ境界越え検出
回路を設け、該検出回路によりページ境界越えが生じた
場合、信号線Ｌｌｌにより、命令アドレス生成回路１を
起動し、命令先取り動作を改めて命令アドレス生成回路
（ＩＡ）４０１及び命令アドレス変換回路（ＩＴ）４０
２から行うように制御すればよい。

ここで問題となるのは、あらたに分岐ヒストリテーブル
ＢＩ（Ｔ４１Ｑに前記命令アドレス情報を登録するとき
既存のどの部分に格納された命令アドレス情報を追い出
すかである。

この方法としては使われた順序、すなわち最も古く使わ
れたものから順に追い出す法ＬＲＵ（Ｌｅａｓｔ　Ｒｅ
ｃｃｎｔｌｙ　Ｕｓｅｄ）情報が入った順序、すなわち
最も古く入ったものから順に追い出す方法ＦＩＦＯ（Ｆ
ｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｉ）等があるが、ど
ちらを用いてもよい。

発明の効果 次に本発明の効果を第１３図から第１７図を参照しなが
ら詳細に説明する。

第１３図を参照すると、命令の処理は一般的に次の８つ
の処理単位に分けられる。

（１）　　ＩＡステージ：実行すべき命令の命令アドレ
ス（論理アドレス）が生 成される。

（２）　　ＩＴステージ：生成された命令アドレスのア
ドレス変換が行われる。

（３）　　ＩＣステージ：変換された命令の実アドレス
で記憶装置から命令が読 出される。

（４）　　ＩＤステージ：読出された命令が解読される
。

（５）ＯＡステージ：解読された命令のオペランドアト
ｌメス（論理アドレス） が生成される。

（６）　　ＯＡステージ：生成されたオペランドアドレ
スのアドレス変換が行な われる。

（７）ＱＣステージ；変換きれたオペランドの実アドレ
スで記憶装置からオ ペランドが読出される。

（８）　　ＥＸステージ：命令が実行される。

上述のＩＴステージおよびＯＴステージのアドレス変換
においてアドレス変換バッファを設け、必要な変換テー
ブルが該アドレス変換ノ々ソファに存在すれば上記アド
レス変換処理は高速に実行し得る。また、上述のＩＣス
テージおよびＱＣスデージの命令およびオペランドの読
出し動作において主記憶装置のデータの一部の写しを保
持するキャッジ−メモリを設け、必要な命令およびオペ
ランドが該キャッシュメモリに存在すればＩＣステージ
およびＯＣステージの処理は高速に行いうる。

説明の簡単のためにここでは各処理単位にその機能を果
す回路があるものとする。上述のＩ　Ｔ、ＯＴおよびＩ
Ｃ，ＱＣの各ステージの高速処理が可能なとき複数の命
令の処理の流れを無駄なく実行する８段のパイプライン
制御が可能である。

このときの分岐命令を含む命令の処理の流れを第１４図
および第１１図を参照したから説明する。

第１４図は分岐命令の命令先取りにおいて前述のすべて
の分岐はｎ　ＧＯＩＴであると予測した場合の命令の処
理の流れを示す。すなわち、命令ＡＯは分岐命令ＢＣの
分岐条件を決定する。命令で該分岐条件は命令ＡＯの実
行結果、すなわち、時刻ｔ７において決定きれる。分岐
命令ＢＣは時刻ｔ４において解読されると命令アドレス
の生成回路を用いて分岐先命令Ｂ１のアドレスを生成し
以後Ｂ１命令を先取シするように動作する。時刻ｔ２、
ｔ３、およびｔ４には分岐Ｎ０ＧＯ側の後続命令Ａ０、
Ａ２、およびＡ３の命令先取シのだめのアドレス生成が
開始される。時刻ｔ６およびｔ７には予測動作としての
分岐ＧＯ側の後続命令Ｂ２およびＢ３の命令先取多動作
が開始される。時刻ｔ７において分岐条件の判定結果に
よシ、時刻ｔ８以降は正しい命令の処理の流れに従って
処理が継続される。

この場合、分岐命令の出現によるパイプラインのロスサ
イクルは 予測的中（分岐ＧＯ）のとき　３ザイクル予測失敗（分
岐Ｎ０ＧＯ）のとき３サイクルである。

分岐ＧＯ率γ予測的中率αとしだときこの場合α−α−
〇５であシ１分岐命令尚シ平均的なロスサイクルは ３×γ＋３×（１−γ）＝＝３サイクルである。

一方第１５図は分岐命令の命令先取りにおいて、前述の
同じ分岐命令の過去の結果に基づいて予Ｉｌｌを行った
場合の命令の処理の流れを示す。すなわち、分岐命令Ｂ
Ｃは、時刻ｔ４において解読されるとともに分岐命令の
アドレステーブルを探索しその有無によるかもしくは分
岐指示フラグの指示の予測により、分岐Ｇｏ側の命令Ｂ
１を先取りするか分岐Ｎ０ＧＯπＩｌｌの命令人□を先
取りする力＼を決定する。前回と同様に時刻ｔ２、ｔ３
、およびｔ４匹分岐Ｎ０ＧＯ側の後続命令Ａ０、Ａ２、
およびＡ３の命令先取りのだめのアドレス生成７５：　
［ｅｉ４始される。

時刻ｔ６、卦よびｔ７には予測Ｖこよるぞδ令先取りの
後続命令Ｂ１およびＢ２もしくはＡ４およびＡ５の命令
のアドレス生成が開始される、時亥１１ｔ７において分
岐条件の特定結果により時亥］１ｔ８以降は正しい命令
の処理の流れに従って処理７５玉継続される。

この場合分岐命令の出現によるノくイブラインのロスサ
イクルは 分岐ＧＯと予測して的中したとき　３サイクル分岐Ｎ０
ＧＯと予測して的中したときＯサイクル分岐ＧＯと予測
して失敗したとき　　３サイクル分岐Ｎ０ＧＯと予測し
て失敗したとき６サイクルである。従って、分岐ＧＯ率
γ−０５予拐目的中率α−０８と仮定したとき１分岐命
令当υの平均的なロスサイクルは ３・γ　α＋０・（１ゴ）α＋３γ（１−α）＋６　（
１−γ）（１−α）＝２．１サイクル を得る。

従ってこの従来の発明は同じ分岐命令のｊ尚去の結果に
基づいて予測を行った場合高い予担目的中率を得るとい
う原理を用いることにより常に分１１支（１）と予測す
る第１４図に示す処理に比べ幾分の改良がみられる。し
かし、この改良された発り」においても、たとえ予測的
中時分岐ＧＯの場合はイ伎然として３サイクルのロスサ
イクルを要することに−なり、これ以上短縮できかい。

従って分岐令令力く生じた場合たとえ予測が的中しても
ロスサイクルを生じることになる。

第１６図および第１７図は本発明による命令の処理の流
れを示している。本発明における命令の処理単位ＩＣス
テージは命令を記憶装置から読出す機能の他に、分岐ヒ
ストＩＪテーブルを索引し読出でれる命令のアドレスが
該分岐ヒストリテーブルに登録きれているか否かを検出
し、登録されていれば対応する分岐情報を読出し、登録
されていなければ後続命令の命令先取）のだめのアドレ
スを生成する機能を有する。

第１６図および第１７図を参照すると、分岐命令ＢＣの
時刻ｔ１における動作は次のようにして行なわれる□。

まず、該分岐命令ＢＣが命令キャッジ−メモリから読出
妬れると同時に分岐ヒストリテーブルが索引される。該
分岐命令ＢＣの命令アドレスが登録されていれば対応す
る分岐情報が読出される。該分岐情報を分析した結果、
分岐Ｇ。

側の予測として該分岐情報中に含まれる分岐先アドレス
により分岐先命令Ｂ１の命令先取υを開始するか、もし
くは分岐Ｎ０ＧＯ側の予測として分岐Ｈｏｏｏ側の命令
Ａ□の命令アドレスを生成して命令Ａ１の先取りを開始
するかが決定される。以降時刻ｔ５ｔでは前記分岐命令
ＢＣの予測期間であシ、予測側の後続命令が先取りされ
時刻ｔ５に２いて分岐条件が決定される。予測的中時に
は第１６図に示すようにパイプラインの流れは乱れを生
ずることなく処理が継続される。予測失敗時には第１７
図に示すように１６時刻で前記分岐ヒストリテーブルの
更新を行った後に正しい命令の流れから命令の取出しを
行うように制御される。この場合、分岐命令の出現によ
るパイプラインのロスサイクルは 予測が的中したとき　　　　Ｏサイクル予測が失敗した
とき　　　　５サイクルである。予測的中率αは、この
場合分岐方向たけでなく分岐先アドレスをも予測するこ
とから分岐方向だけの予測に比べ若干低くなるが、その
割合は微々たるものである。従って、予測的中率α−０
８として１分岐命令当りの平均的なロスサイクルは ０・α＋５・（１−α）＝１ザイクル 、　となり、従来技術に比べて格段に改良される。

本発明には分岐ヒス）　ＩＪテーブルに分岐命令の分岐
方向及び分岐先アドレスを含む分岐情報を登録し、分岐
命令実行時は実行結果の分岐方向と該分岐命令に対応す
る分岐ヒス）　ＩＪテーブルの分岐方向を比較して分岐
命令の予測が的中したか否かを調べ、分岐予測失敗時に
は正しい後続命令を取り出し実行を再開し、分岐情報を
更新する手段をもつことにより条件分岐命令を含む分岐
命令の分岐予測を可能とし分岐予測的中時は、パイプラ
イン：ｌｉ制御における分岐命令の実行をロスサイクル
々して処理できるという多大な効果がちる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は分岐ヒス
）　ＩＪテーブルの詳細な構成を示す図、第３図は第２
図の記憶部５０１および６０１の記憶形式を示す図、第
４図は第２図のテスト回路５０３−５０６の詳細な構成
を示す図、第５図は命令語の構成を示す図、第６図は第
２図のプライオリティ回路５０７の詳細な構成を示す図
、第７図は第１図のレジスタ４１７−４１９の格納形式
を示す図、第８図は第１図の予測確認回路４２０の詳細
な構成を示す図、第９図は第１図の命令記憶回路４０８
における命令と分岐ヒストリテーブル４１０における分
岐情報との対応関係を説明するだめの図、第１０図は第
９図のテーブル４１０による命令先取り動作を説明する
だめの図、第１１図は予測失敗時における命令先取多動
作開始までの動作を説明するだめの図、第１２図は第１
図の命令先取り制御回路の詳細な構成を示す図、第１３
図は、命令の処理の流れの概要を示す図、第１４図およ
び第１５図は従来の予測方式を用いた命令の処理の流れ
を示す図、第１６図は本発明において、分岐命令の予測
が的中しだときの命令の処理の流れを示す図、および第
１７図は本発明において分岐命令の予測が失敗したとき
の命令の処理の流れを示す図である。 第１図から第１７図において、４０１・・・・命令アド
レス生成回路　４０２　命令アドレス変換回路４０３　
命令解読回路　４０４　・オペランドアドレス生成回路
　４０５　・オペランドアドレス変換回路　４０６・・
・オペランド読出し回路　４０７・・・命令実行回路　
４０８・　命令記憶回路　４０９・・・命令バッファ　
４１０・・・・分岐ヒストリテーブル（ＢＥＴ）４１１
　　　命令アドレスレジスタ（１卸）４１２・・・・命
令アドレス加算回路　４１３・・・分岐情報バッファ　
４１４　・命令整列回路　４１５・・・・・・分岐情報
切換回路　４１６・　分岐情報レジスタ（ＱＢｆｌ）４
１７　分岐情報レジスタ（ＱＲＩ）　　４１８・・・　
分岐情報レジスタ（ＱＲ２）　　４１９・・・・・分岐
情報レジスタ（ＱＲ３）　　４２０　　・予測確認回路
　４２１アドレス生成回路　４２２　・・選択回路　４
２３　・・レジスタ（ＷＲ）　　４２４　　命令先取り
制御回路４２５・・フリップフロノア’　　５０１，５
０２・・・・・記憶部　５０３．５０４．５０５．５０
６・・・テスト回路５０７・・・・プライオリティ回路
　５０８・・・・・選択回路５０９・・オア回路。 代理人　弁理士　　内　原　　　晋 芋１３０

Claims (1)

1. 【特許請求の範囲】 分岐命令のアドレスを指定する情報と該分岐命令に対応
   する分岐方向及び分岐光アドレスを含んだ分岐情報とを
   対にして複数対記憶する分岐ヒストリテーブル手段と、 命令先取りにおいて先取シされるべき分岐命令のアドレ
   スを指定する情報が前記ヒス）　ｌ）テーブル手段に登
   録されているか否かを調べ該分岐命令の登録の判明に応
   答して前記分岐ヒスｌ−’Ｊテーブルから対応する分岐
   情報を読み出す手段と、該分岐情報に従い命令の先取シ
   動作を実施する命令先取逆制御手段と、 命令実行装置で実行された分岐命令の分岐方向の結果と
   該分岐命令の分岐ヒス）　ＩＪテーブルの分岐方向情報
   とを比較し、該分岐命令の分岐方向が（ン 正しく予測されため否かを確認する手段と、前記確認手
   段によシ分岐命令の分岐方向予測が間違っていると判定
   された場合は、該分岐命令の正しい後続命令を取り出し
   て実行する手段と、前記分岐命令の実行結果で前記分岐
   ヒストリテーブル手段中の分岐情報を更新する手段とを
   備えたことを特徴とする分岐方向予測を行なう命令先取
   シ装置。