JPS6310451B2

JPS6310451B2 -

Info

Publication number: JPS6310451B2
Application number: JP57201557A
Authority: JP
Inventors: Toshiteru Shibuya; Shuichi Hanatani; Masanobu Akagi; Koemon Nigo; Ritsuo Sugaya
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-11-17
Filing date: 1982-11-17
Publication date: 1988-03-07
Also published as: JPS5991552A

Description

【発明の詳細な説明】発明の属する技術分野本発明はデータ処理システムの命令シーケンス
のステツプに含まれる分岐条件判定ステツプ実行
処理に先立つて判定結果を予測しつつ次の命令の
先取りを行なうセツトアソシアテイブ型分岐ヒス
トリーテーブルを有する命令先取り装置に関す
る。

従来技術少なくとも１個の分岐命令を含む命令群が記憶
装置に命令シーケンスの形で格納されているデー
タ処理システムにおいては、このような命令シー
ケンスの実行は、次のように行なわれる。

まず、前記記憶装置の分岐元アドレスに分岐命
令が格納される。次に、この分岐命令に引き続い
て実行される命令が先取りされる。このあと、分
岐命令が実行され、この実行結果により次に実行
される命令が明らかになる。このようなシステム
は米国特許4200927号に提案されている。しかし、
このシステムでは、分岐命令先取り制御において
実行結果の判別時まで命令先取り制御を停止させ
ると、処理の迅速化が妨げられる。

この欠点の除去のため、分岐命令の実行結果を
予め予測しこの予測に従つて命令先取りを行なう
方式が提案されている。この予測が正しく行なわ
れたときには、データ処理システムは処理時間の
少ない遅れで稼動する。例えば、そのような従来
の予測方式としては次の３つの方式がある。第１
の予測方式では、全ての分岐命令の分岐先方向が
成功側または不成功側のいずれか一方のみに予測
されている。

他の１つの予測方式では、過去の事実に基づい
て分岐先方向を予測する。すなわち、同じ分岐命
令の過去の実行結果において分岐先がすでに明ら
かにされているという事実を用いてこの結果に基
づいて予測を行なうことにより予測的中率を高め
ている。このような予測方式の代表例が特開昭57
−76638号公報に示されている。

さらにもう１つの予測方式では、分岐命令に対
応して分岐の方向を予測する分岐指示フラグを多
数用意し分岐命令の発生に応答してこれら分岐指
示フラグを参照することにより分岐先を予測して
いる。この例の詳細は特開昭53−74857号公報を
参照できる。しかし、上述の３つのいずれの予測
方式においても分岐命令の読出し、解読が必要不
可欠であり、予測適中にもかかわらずこれらの読
出しおよび解読動作分だけ処理が遅れるという欠
点がある。

この欠点を除去する予測方式が特開昭57−
59253号公報に示されている。この方式では主記
憶装置の命令部の写しである命令キヤツシユメモ
リのブロツクに対応して該ブロツク中に含まれる
分岐命令の分岐先アドレスを、該ブロツクの次に
フエツチされるべきブロツクのアドレスとして記
憶手段に保持している。命令先取り動作におい
て、命令キヤツシユメモリへのアクセスと同時に
前記記憶手段をアクセスして前記分岐先アドレス
を読出し、読み出された分岐先アドレスにより先
取りすべき命令のアドレスを決定している点にお
いて、この方式は上述の従来の３つの予測方式と
異なり処理の迅速化に有効である。しかし、この
方式では、命令キヤツシユメモリのブロツク対応
で予測するため、該ブロツクに分岐命令が複数個
存在するときには、そのそれぞれの分岐命令に対
応して予測を行なうことができない。この結果、
精度の粗い予測的中率しか得られないという欠点
がある。

発明の目的本発明の目的は上述の欠点を除去するようにし
たセツトアソシアテイブ型分岐ヒストリテーブル
を有する命令先取り装置を提供することにある。

発明の構成一定の読出幅を１ワードとして記憶手段から該
ワード単位に命令先取りを行う命令先取り装置に
おいて、分岐命令アドレスを指定する情報と該分
岐命令の分岐先アドレスを指定する情報を含む分
岐情報とを対にして、予め定めたセツト数、レベ
ル数を有し、前記分岐命令アドレスを指定する情
報の一部を保持するデイレクトリ記憶部と、この
デイレクトリ記憶部の分岐命令アドレスを指定す
る情報と対になつた分岐情報を格納するデータ記
憶部とから構成され、前記分岐命令アドレスを指
定する情報と分岐情報とを複数対記憶するセツト
アソシアテイブ型分岐ヒストリテーブル手段と、
この分岐ヒストリテーブル手段に記憶されている
分岐命令アドレスを指定する情報のうちワード部
を指定する分岐命令ワードアドレスと、命令先取
りを行う際に先取りすべき命令先取りアドレスの
ワード部を指定する命令先取りワードアドレスと
の一致を検出する一致検出手段と、前記分岐ヒス
トリテーブル手段から読出された複数の情報対の
それぞれの分岐命令アドレスのワード内アドレス
と前記命令先取りアドレスのワード内アドレスと
の大小関係を調べるプライオリテイ検出手段と、
前記一致検出手段と前記プライオリテイ検出手段
との検出結果に基づいて前記分岐ヒストリテーブ
ル内より命令先取りワードアドレスと等しいワー
ドアドレスを有する分岐命令で、かつ命令先取り
アドレスよりワード内アドレスが若くない分岐命
令のうち、ワード内アドレスが最も若い分岐命令
アドレスと対になつた分岐情報を取出し、該分岐
情報の示す分岐先アドレスに従つて次に先取りす
べき命令先取りワードアドレスを決定する決定手
段とを含む。

発明の原理と作用本発明の特徴は分岐命令の実行における分岐方
向に加えて分岐先アドレスがその同じ分岐命令の
過去の結果の把握により比較的高い的中率で予測
可能であるという事実に基づいて装置が動作する
ことにある。

発明の実施例次に、本発明の一実施例を図面を参照して詳細
に説明する。第１図を参照すると、本発明の一実
施例は、命令アドレス生成回路４０１、命令アド
レス変換回路４０２、命令解読回路４０３、オペ
ランドアドレス生成回路４０４、オペランドアド
レス変換回路４０５、オペランド記憶回路を有す
るオペランド読出し回路４０６、命令実行回路４
０７、命令記憶回路４０８、命令バツフア４０
９、分岐ヒストリテーブル（BHT）４１０、命
令アドレスレジスタ４１１、命令アドレス加算回
路４１２分岐情報バツフア４１３、命令整列回路
４１４、分岐情報切換回路４１５、分岐情報レジ
スタ４１６，４１７，４１８，および４１９、予
測確認回路４２０、アドレス生成回路４２１、選
択回路４２２、レジスタ４２３、命令先取り制御
回路４２４、およびフリツプフロツプ４２５から
構成されている。

命令記憶回路４０８およびオペランド読出し回
路４０６内のオペランド記憶回路はともに主記憶
装置そのものであつてもよく、さらに命令記憶回
路４０８が主記憶装置の命令部の一部の写しであ
る命令キヤツシユメモリ、前記オペランド記憶回
路が主記憶装置のオペランド部の一部の写しであ
るオペランドキヤツシユメモリとして構成されう
る。

本発明は、前述の命令の処理単位に対応した装
置構成を必ずしも有する必要はなく、例えば命令
アドレス生成回路４０１とオペランドアドレス生
成回路４０４、命令アドレス変換回路４０２とオ
ペランドアドレス変換回路４０５、命令記憶回路
４０８とオペランド読出し回路４０６内の記憶回
路が共用されたコンピユータシステムにおいても
適用され得る。前記分岐ヒストリテーブル
（BHT）４１０は分岐命令のアドレスを指定する
情報と該分岐命令の実行の予測としての分岐否フ
ラグと分岐先アドレスを第３図に示すように対に
して記憶している。前記命令記憶回路４０８に対
する前記命令アドレスレジスタ（IAR）４１１
は、命令読出しのリクエストアドレスを保持して
命令の読出し動作を実行する。さらに前記命令ア
ドレスレジスタ４１１（IAR）は、分岐ヒストリ
テーブル４１０（BHT）および命令アドレス加
算回路４１２に、信号線１０１を介して接続され
ている。前記レジスタ４１１の内容は該分岐ヒス
トリテーブル４１０（BAT）を索引し、読出さ
れるべき命令のアドレスがそれに登録されている
か否かを示す信号を信号線１０６に出力する。登
録されていれば、対応する分岐先アドレスが信号
線１０５に読出される。登録されていなければ、
前記命令アドレス加算回路４１２により、後続の
命令語の命令先取りのためのアドレスが生成され
る。前記命令アドレス加算回路４１２は１回のリ
クエストで読出される命令語を8Byteと仮定した
とき単に“IAR＋８”を出力１０７に生成する回
路である。なお、信号線１０７のIAR＋８を命令
アドレスレジスタ４１１（IAR）にセツトする時
にはIAR＋８のアドレスのうち下位３ビツトは
“０”にクリアされてリセツトされる。前記命令
バツフア４０９は、命令記憶回路４０８か読出さ
れた8Byteの先取り命令語を蓄積し、命令処理部
への命令の供給における待行列（Queue）を形成
する。前記命令整列回路４１４は、命令バツフア
４０９が空のとき信号線１０２を介して、命令記
憶回路４０８から読出される8Byteの命令語に応
答して前記命令バツフア４０９が空でないとき、
信号線１０３を介して前記命令バツフアに貯えら
れる8Byteの命令語に応答して命令を抽出して信
号線１０４を介して命令解読回路４０３に命令を
供給する回路である。前記分岐情報バツフア４１
３は、前記命令バツフア４０９に格納される命令
語に対応して用意されており、その命令語中に分
岐成功と予測された分岐命令が存在すれば、第７
図に示す該分岐命令の分岐情報を格納する回路で
あり、分岐命令のアドレスは信号線１０１を介し
て、また、分岐情報としての分岐先アドレスおよ
びＶビツトは、分岐ヒストリテーブル４１０
（BHT）から信号線１０５を介してそれぞれセツ
トされる。前記分岐情報切替回路４１５は、命令
バツフア４０９が空のとき信号線１０１および１
０５を介して与えられる前記分岐情報を、そうで
ないときは前記分岐情報バツフア４０３を介して
与えられる前記分岐情報をそれぞれ出力する。前
記レジスタ４１６，４１７、および４１８はそれ
ぞれ分岐命令の命令解読、命令アドレス生成、ア
ドレス変換の各処理ステージに対応し、その分岐
情報を保持する。前記分岐情報レジスタ４１９は
その分岐先アドレス部を該分岐命令の実行によつ
て生成される実際の分岐先アドレスに置き換えて
保持するレジスタである。前記予測確認回路４２
０は分岐命令の実行によつて生成される実際の分
岐命令の生成結果と、前記分岐情報レジスタ４１
８に保持される該分岐命令の予測情報との一致を
とる回路である。前記アドレス生成回路４２１は
前記分岐情報レジスタ４１９に保持される分岐命
令のアドレスと該分岐命令自身の命令語長とを加
算し分岐NOGO側の命令の命令アドレスを生成
する。前記選択回路４２２は分岐命令の成否信号
線１１１の状態に応答して該信号線の状態が分岐
GOを示すとき線１１５を介して与えられる前記
分岐情報レジスタ４１９に保持される分岐先アド
レス部の出力を選択し、前記線の状態が分岐
NOGOを示すとき線１１６を介して与えられる
前記アドレス生成回路４２１の出力を選択し、信
号線１１３を介して該選択回路４２２の出力をレ
シスタ４２３に供給する。前記レジスタ４２３は
分岐命令の予測が失敗したとき、分岐ヒストリラ
ーブル４１０（BHT）を更新するためのもので
あり、さらに信号線１１７を介して命令アドレス
レジスタ４１１（IAR）に命令先取りのための新
たなアドレスを供給する。前記命令先取り制御回
路４２４は線１０６を介して分岐ヒストリテーブ
ル４１０（BHT）から与えられる分岐予測信号
および予測確認回路から線１１２を介して与えら
れる予測成否信号に基づいて命令アドレスレジス
タ４１１（IAR）の入力を制御する回路である。

次に前記分岐ヒストリテーブル４１０（BHT）
前記予測確認回路４２０および前記命令先取り制
御回路４２４の詳細なブロツク図とタイムチヤー
トを参照しながら、本実施例の動作を詳細に説明
する。

第２図を参照すると、前記分岐ヒストリテーブ
ル４１０（BHT）は、デイレクトリ記憶部５０
１データ記憶部５０２、テスト回路５０３，５０
４，５０５，および５０６、プライオリテイ回路
５０７、レベル選択回路５０８、およびオア回路
５０９を備えている。前記記憶部５０１および５
０２は、１回のリクエストに対して命令記憶回路
４０８から読出される命令語の単位をブロツクの
単位とし、セツト数ｍ、レベル数ｎの記憶部であ
る。

第３図を参照すると、記憶部５０１には分岐命
令の命令アドレスの一部とその内容が有効か否か
を示すＶビツトが格納され記憶部５０２には、分
岐先アドレスの実アドレスが格納されている。前
記Ｖビツトは対応する分岐ヒストリテーブル
（BHT）４１０のワードの有効性を示すと同時に
該分岐命令の実行の予測としての分岐成否フラグ
の機能を有する。

この分岐ヒストリテーブル（BHT）４１０へ
の索引は以下のようなセツトアソシアテイブ法に
よつて行われる。

第５図に示される前記テスト回路５０３，５０
４，５０５、および５０６はテーブル４１０の各
レベルに対応して命令アドレスレジスタ４１１
（IAR）に保持されるリクエストアドレスが各レ
ベルのBHT―AAi（ｉはレベルに対応するサフイ
クスを示す）に登録されているか否かを示す信号
を信号線１３０，１３１，１３２，１３３に出力
する。

第４図を参照すると前記テスト回路５０３，５
０４，５０５および５０６のそれぞれは、一致回
路７０１および大小比較回路７０２から構成され
ている。前記比較回路７０１では、命令アドレス
レジスタ（IAR）４１１に保持されるリクエスト
アドレスの一部IAR（：18―28）をセツトアドレ
スとして読出された記憶部５０１の各レベルの内
容と前記レジスタ４１１の内容IAR（：４―17）
とが比較され、等しいアドレスが存在するか否か
を検出する。該一致回路７０１の出力により命令
アドレスレジスタ（IAR）４１１に保持されるリ
クエストアドレスで読出されるべき命令語の
8Byteブロツク中に、すでに分岐ヒストリテーブ
ル（BHT）４１０に登録された分岐命令が存在
するか否かが判明する。しかし、リクエストアド
レスとそれが読出すべき分岐命令との対応をとる
には上記一致検出のみでは不十分である。

第５図を参照すると、１回のリクエストで続出
される8Byteの命令語のワード中に2Byte命令
BC₀，Ａ，BC₁，BC₂の４個の命令が存在する。
命令BC₀，BC₁，BC₂がともに分岐成功と予測さ
れた分岐命令であるときには、各々の分岐命令は
ともにそのアドレスの一部が記憶部（BHT―
AA）５０１に登録される。このとき他の分岐命
令から命令Ａに分岐して命令Ａのアドレス〈Ａ〉
が前記命令語のブロツクを読出すためのリクエス
トアドレスとして命令アドレスレジスタ（IAR）
４１１に保持されるときには、分岐ヒストリテー
ブル（BHT）４１０から読出されるべき分岐命
令の情報は命令の実行の経路から、分岐命令BC₁
の情報でなければならない。

従つて、前記レジスタ（IAR）４１１に保持さ
れるリクエストアドレスと前記記憶部（BHT―
AAi）５０１に保持される分岐命令のアドレスと
の関係が、上記の一致条件とともに次の関係が成
立するとき対応するレベルのBHT―HITi信号が
生成される。この信号は線１３０―１３３を介し
て第３回路５０９に与えられ、該BHT―HITi信
号のオア信号が線１０６を介して出力され分岐予
測信号（BHT―HIT信号）となる。

BHT−HITi＝｛IAR（：４−17）＝BHT−AAi（：４−17）｝ ∩｛IAR（：29，30） ≦BHT−AAi（：29，30）｝ ∩BHT−AAi（Ｖ）再び第４図を参照すると、前記大小比較回路
は、この条件を実現する回路である。さらに、前
記信号BHT―HITiの条件が２ケ以上のレベルに
おいて成立したとき記憶部５０１の対応するレベ
ル（BHT―AAi）に保持される分岐命令のアド
レスの8Byteワード内アドレスBHT―AAi（：
29，30）の値の最も小さいレベルが選択される必
要がある。

再び第５図を参照すると、命令BC₁およびBC₂
の分岐命令関係情報が格納される分岐ヒストリテ
ーブル４１０のレベルで、前記信号BHT―HITi
条件が共に成立する。このとき命令の実行の経路
から命令BC₁に対するレベルが選択される必要が
ある。前記プライオリテイ回路５０７は、前記信
号BHT―HITiの２ケ以上の成立に対するもので
あり、この出力により記憶部BHT―DA５０２
のセツトアドレスIAR（：18―28）で示されるエ
ントリの分岐先アドレスがレベル選択回路５０８
を介して読出される。

第６図を参照すると、前記プライオリテイ回路
５０７はアンド回路群６０１―６０４およびオア
回路群６０５―６０８から構成されている。前記
アンド回路群６０１―６０４はｎ＋１個並列に配
置されている。前記第２図におけるレベル選択回
路５０８の選択信号は第６図における信号V₀，
V₁，V₂，V₃により以下のように与えられる。

V₀のとき V₀L₀，V₀L₁，………，V₀L_o V₀・V₁のとき V₁L₀，V₁L₁，………，V₁L_o V₀・V₁・V₂のとき
V₂L₀，V₂L₁，………，V₂L_o V₀・V₁・V₂・V₃のとき
V₃L₀，V₃L₁，………，V₃L_o 以上のようにして、第２図におけるレベル選択
回路５０８から読出された分岐情報は第１図の命
令記憶回路４０８から読出される命令と、対応づ
けることが可能である。

第９図には、命令記憶回路４０８における命令
と分岐ヒストリテーブル（BHT）４１０におけ
る分岐情報の上記対応関係が示されている。命令
の実行順序が命令A₀分岐命令BC₀、B₁、BC₁、
B₂、B₃、BC₂、B₃、BC₂、C₁、C₂……と予測さ
れた場合である。なお、〈Ａ〉はＡ命令のアドレ
スを、BCjは分岐命令をそれぞれ示す。

第１０図を参照すると、前記第９図に示した分
岐ヒストリテーブルBHT４１０による命令先取
り動作は次のようにされる。リクエストアドレス
の命令アドレスレジスタ４１１のセツトに応答し
て命令記憶回路４０８から命令語が読出され、こ
れと同時にテーブルBHT４１０が索引される。
信号線１０６を介してBHT―HIT信号が出力さ
れると記憶部BHT―DA５０２の分岐先アドレ
ス〈B1〉がアドレスレジスタ４１１にセツトさ
れ、命令先取りが行われる。前記信号線１０６を
介してBHT―HIT信号が出力されないときに
は、命令アドレス加算回路４１２に命令Ａの８バ
イト境界アドレス≪Ａ≫が与えられ、「８」加算
されたアドレスが出力され、次の命令先取りが逐
次行われる。

以上の命令の先取りに従えば、命令記憶回路４
０８から読出される命令語は、テーブルBHT４
１０の内容による予測に従つて順次読出され、命
令バツフア４０９には予測された命令の実行順に
格納することが可能である。

このとき、たとえ信号BHT―HITが出力され
ても、分岐予測予向と反対側の命令先取り動作を
一部行わせしめた後に分岐予測方向の命令先取り
動作を行つてもよい。

以上のようにして命令先取りされた命令が分岐
命令で第１図の命令整列回路４１４により、命令
解読回路４０３に導かれたとき同時に該分岐命令
に対応する分岐情報が最初の分岐情報レジスタ４
１６（QR₀）にセツトされる。

以降前記分岐命令の進行に伴い、前記命令解
読、アドレス変換に対応して前記分岐情報が第２
および第３の分岐情報レジスタ４１７（QR₁）お
よび４１８（QR₂）に転送される。そして、前記
分岐命令の実行によつて生成される実際の分岐命
令の生成結果と前記分岐情報レジスタ４１８
（QR₂）に保持される該分岐命令の予測情報との
一致が予測確認回路４２０によりチエツクされ
る。

第８図を参照すると、前記予測確認回路４２０
は比較回路８０１、フリツプフロツプ８０２およ
び８０３、アンド回路８０４―８０６、真偽回路
８０７および８０８、およびオア回路８０９から
構成されている。前記比較回路８０１には、分岐
命令の実行により生成された分岐先アドレスの実
アドレスが命令アドレス変換回路４０２から信号
線１０９を介して与えられるとともに、分岐情報
レジスタ４１８（QR₂）から予測された分岐先が
線１０８を介して与えられる。前記比較回路８０
１では両者の一致、不一致が判定される。判定結
果と前記レジスタ４１８から線１０８を介して与
えられるＶビツトがアンド回路８０６に与えられ
る。論理結果により分岐GOと予測されたときこ
の事実を示す信号がフリツプフロツプ８０２にセ
ツトされる。このフリツプフロツプ８０２の出力
が“１”で実際の分岐命令を実行した結果が分岐
NOGOであればアンド回路８０５から予測GO失
敗信号１２３が生成される。前記フリツプフロツ
プ８０１の出力が“１”で、分岐命令の実行結果
がGOであればアンド回路８０８から予測NOGO
失敗信号１２５が生成される。さらに該信号１２
４と前記予測GO失敗信号１２３との論理和がオ
ア回路８０９から予測失敗信号１１２として生成
される。

第１図および第１１図を参照すると、分岐情報
レジスタ４１９（QR₃）の分岐先アドレス部に
は、前記命令アドレス変換回路４０２から新たに
生成される分岐先アドレスがセツトされる。ま
た、前記分岐情報レジスタ４１９（QR₃）の分岐
命令BC₁のアドレス部の内容と該分岐命令BC₁自
身の命令語長部の内容とがアドレス生成回路４２
１により加算され分岐NOGO側の命令の命令ア
ドレスが生成される。

そして分岐命令BC₁の実際の実行により、分岐
GOならば前記分岐情報レジスタ４１９（QR₃）
から線１１５を介して与えられる分岐先アドレス
部の出力〈D₁〉が分岐NOGOならば線１１６を
介して与えられる前記アドレス生成回路４２１の
出力〈B₂〉が選択回路４２２により選択される。
前記分岐命令BC₁の予測失敗信号１１２が予測確
認回路４２１から該選択回路４２２の出力〈D₁〉
が線１１３を介してレジスタ４２３（WR）にセ
ツトされる。

一方、分岐情報レジスタ４１９（QR₃）の分岐
命令のアドレス〈BC₁〉は信号線１１４を介して
命令アドレスレジスタ４１１（IAR）にセツトさ
れる。このアドレスは該分岐命令に対応する分岐
ヒストリテーブル４１０（BHT）の更新のため
線１０１を介して該テーブル４１０にライトアド
レスとして供給される。前記予測失敗信号１１２
の出力がフリツプフロツプ４２５に与えられ、こ
の出力が指示パルスとして線１１９を介してテー
ブル４０１に与えられる。この出力に応答して分
岐命令の次の命令先取り時のための分岐予測情報
の更新が行なわれる。この更新は、本実施例では
予測NOGOの失敗のとき、前記レジスタ４２３
（WR）に保持される新たな分岐先アドレスで行
なわれ、予測GO失敗のときはＶビツトをリセツ
トするように行われるが分岐予測情報の更新にお
けるアルゴリズムを用いて他の方法により行なつ
て差しつかえない。予測失敗したとき予測側に後
続する命令の動作はすべてキヤンセルされ、前記
レジスタ４２３（WR）に保持される新たなリク
エストアドレスが分岐ヒストリテーブル４１０
（BHT）の更新後に命令アドレスレジスタ４１１
（IAR）に供給され改めて命令の取出しが開始さ
れる。

第１２図を参照すると、前記命令先取り制御回
路４２４はフリツプフロツプ１２０１、真偽回路
１２０２―１２０４およびアンド回路１２０５か
ら構成されている。前記フリツプフロツプ１２０
１は前記予測失敗信号１１２を１マシンサイクル
保持するためのフリツプフロツプである。この回
路４２４の出力はアドレスレジスタ４１１の前段
にあるセレクタの選択指示信号となる。この選択
指示信号は、前記命令アドレス加算回路４１２の
出力、前記レジスタ４２３の出力、前記テーブル
４１０の出力、および分岐情報レジスタ４１９の
出力のうちのどれを選択するかを指示するための
信号である。なお、この命令先取り制御回路４２
４の制御により分岐予測が的中したときには後述
する第１６図の命令処理が行なわれ、分岐予測が
失敗したときには後述する第１７図の命令処理が
行なわれる。前記命令アドレス加算回路１１は線
１０６を介してBHT―HIT信号が出力されない
とき分岐NOGO側の命令の先取りを行うための
アドレス生成を行う。このときアドレスは実アド
レスで加算が行われるために、例えば、ページン
グを行うコンピユータシステムにおいて前記アド
レス加算がページ境界を越えた場合アドレス変換
を改めてやり直す必要が生じる。このために、前
記命令アドレス加算回路１１にページ境界越え検
出回路を設け該検出回路によりページ境界越えが
生じた場合、信号線L₁₁により命令アドレス生成
回路１を起動し、命令先取り動作を改めて命令ア
ドレス生成回路（IA）４０１および命令アドレ
ス変換回路（IT）４０２から行うように制御す
ればよい。

ここで、問題となるのはあらたに分岐ヒストリ
テーブルBHT４１０に前記命令アドレス情報を
登録するとき既存のどの部分に格納された命令ア
ドレス情報を追い出すかである。

この方法としては使われた順序、すなわち最も
古く使われたものから順に追い出す法LRU
（Least Recontly Used）情報が入つた順序すな
わち、最も古く入つたものから順に追い出す方法
FIFO（First In First Out）等があるがどちらを
用いてもよい。

発明の効果次に本発明の効果を第１３図から第１７図を参
照しながら詳細に説明する。

第１３図を参照すると、命令の処理は一般的に
次の８つの処理単位に分けられる。

(1) IAステージ：実行すべき命令の命令アドレ
ス（論理アドレス）が生成される。

(2) ITステージ：生成された命令アドレスのア
ドレス変換が行われる。

(3) ICステージ：変換された命令の実アドレス
で記憶装置から命令が読出される。

(4) IDステージ：読出された命令が解読される。

(5) OAステージ：解読された命令のオペランド
アドレス（論理アドレス）が生成される。

(6) OTステージ：生成されたオペランドアドレ
スのアドレス変換が行なわれる。

(7) OCステージ：変換されたオペランドの実ア
ドレスで記憶装置からオペランドが読出され
る。

(8) EXステージ：命令が実行される。

上述のITステージおよびOTステージのアドレ
ス変換において、アドレス変換バツフアを設け必
要な変換テーブルが該アドレス変換バツフアに存
在すれば上記アドレス変換処理は高速に実行し得
る。また、上述のICステージおよびOCステージ
の命令およびオペランドの読出し動作において主
記憶装置のデータの一部の写しを保持するキヤツ
シユメモリを設け必要な命令およびオペランドが
該キヤツシユメモリに存在すればICステージお
よびOCステージの処理は高速に行いうる。情報
処理システムは上述の各処理単位に対応したリリ
ースを必ずしも有する必要はない。しかし、説明
の簡単のためにここでは各処理単位にその機能を
果す回路があうものとする。上述のIT，OTおよ
びIC，OCの各ステージの高速処理が可能なとき
複数の命令の処理の流れを無駄なく実行する８段
のパイプライン制御が可能である。

このときの分岐命令を含む命令の処理の流れを
第１４図および第１５図を参照しながら説明す
る。

第１４図は分岐命令の命令先取りにおいて、前
述のすべての分岐“GO”であると予測した場合
の命令の処理の流れを示す。すなわち、命令A₀
は分岐命令BCの分岐条件を決定する命令で該分
岐条件は命令A₀の実行結果、すなわち、時刻t7
において決定される。分岐命令BCは時刻t4にお
いて解読されると命令アドレスの生成回路を用い
て、分岐先命令B₁のアドレスを生成し、以後B₁
命令を先取りするように動作する。時刻t2，t3，
およびt4には分岐NOGO側の後続命令A₁，A₂，
およびA₃の命令先取りのためのアドレス生成が
開始される。時刻t6およびt7には予測動作として
の分岐GO側の後続命令B₂およびB₃の命令先取り
動作が開始される。時刻t7において分岐条件の判
定結果により、時刻t8以降は正しい命令の処理の
流れに従つて処理が継続される。

この場合、分岐命令の出現によるパイプライン
のロスサイクルは予測的中（分岐GO）のとき３サイクル予測失敗（分岐NOGO）のとき３サイクルである。

分岐GO率γ 予測的中率αとしたとき、この
場合γ＝αであり、予測的中率は５分５分であ
る。従つてγ＝α＝0.5であり１分岐命令当り平
均的なロスサイクルは３×γ＋３×（１−γ）＝３サイクルである。

一方第１５図は分岐命令の命令先取りにおい
て、前述の同じ分岐命令の過去の結果に基づいて
予測を行つた場合の命令の処理の流れで示す。

すなわち、分岐命令BCは、時刻t4において解
読されるとともに分岐命令のアドレステーブルを
探索しその有無によるか、もしくは分岐指示フラ
グの指示の予測により、分岐GO側の命令B₁を先
取りするか分岐NOGO側の命令A₁を先取りする
かを決定する。前回と同様に時刻t2，t3およびt4
には分岐NOGO側の後続命令A₁，A₂，およびA₃
の命令先取りのためのアドレス生成が開始され
る。時刻t6およびt7には予測による命令先取りの
後続命令B₁およびB₂もしくはA₄およびA₅の命令
のアドレス生成が開始される。時刻t7において分
岐条件の判定結果により時刻t8以降は正しい命令
の処理の流れに従つて処理が継続される。この場
合、分岐命令の出現によるパイプラインのロスサ
イクルは分岐GOと予測して的中したとき３サイクル分岐NOGOと予測して的中したとき
０サイクル分岐GOと予測して失敗したとき３サイクル分岐NOGOと予測して失敗したとき
６サイクルである。従つて、分岐GO率γ＝0.5 予測的中率
α＝0.8と仮定したとき１分岐命令当りの平均的
なロスサイクルは３・γ・α＋０・（１−γ）・α＋3γ（１−α）＋６（１−γ）（１−α）＝2.1サイクルを得る。

従つて、この従来の発明は同じ分岐命令の過去
の結果に基づいて予測を行つた場合、高い予測的
中率を得るという原理を用いることにより、常に
分岐GOと予測する第１４図に示す処理に比べ幾
分の改良がみられる。しかし、この改良された発
明においても、たとえ予測的中時分岐GOの場合
は依然として３サイクルのロスサイクルを要する
ことになり、これ以上短縮できない。

従つて、分岐命令が生じた場合たとえ予測が的
中してもロスサイクルを生じることになる。

第１６図および第１７図は本発明による命令の
処理の流れを示している。

本発明における命令の処理単位ICステージは
命令を記憶装置から読出す機能の他に、分岐ヒス
トリテーブルを索引し読出される命令のアドレス
が該分岐ヒストリテーブルに登録されているる否
かを検出し、登録されていれば対応する分岐情報
を読出し、登録されていなければ後続命令の命令
先取りのためのアドレスを生成する機能を有す
る。

第１６図および第１７図を参照すると、分岐命
令BCの時刻t1における動作は次のようにして行
なわれる。また、該分岐命令BCが命令キヤツシ
ユメモリから読出されると同時に分岐ヒストリテ
ーブルが索引される。該分岐命令BCの命令アド
レスが登録されていれば対応する分岐情報が読出
される。該分岐情報と分析した結果、分岐GO側
の予測として該分岐情報中に含まれる分岐先アド
レスにより分岐先命令B₁の命令先取りを開始す
るか、もしくは分岐NOGO側の予測として分岐
NOGC側の命令A₁の命令アドレスを生成して命
令A₁の先取りを開始するかが決定される。以降
時刻t5までは前記分岐命令BCの予測期間であり
予測側の後続命令が先取りされ時刻t5において分
岐条件が決定される。予測的中特には第１６図に
示すようにパイプラインの流れは乱れを生ずるこ
となく処理が継続される。予測失敗時には第１７
図に示すようにt6時刻で前記分岐ヒストリテーブ
ルの更新を行つた後に正しい命令の流れから命令
の取出しを行うように制御される。この場合、分
岐命令の出現によるパイプラインのロスサイクル
は予測が的中したとき０サイクル予測が失敗したとき５サイクルである。予測的中率αはこの場合分岐方向だけで
なく分岐先アドレスをも予測することから分岐方
向だけの予測に比べ若干低くなるが、その割合は
微々たるものである。従つて、予測的中率α＝
0.8として１分岐命令当りの平均的なロスサイク
ルは０・α＋５・（１−α）＝１サイクルとなり従来技術に比べて格段に改良される。

この発明では、分岐命令のアドレスと該分岐命
令のアドレスと該分岐命令の分岐先アドレスを含
む分岐情報とを対にして記憶する分岐ヒストリテ
ーブルを命令先取り時に索引する。このあとで前
記分岐先アドレスで次の命令先取を行わせしめる
ことにより、命令の解読を行うことなく前記分岐
ヒストリテーブルの記述に従つて命令語を先取り
することができる。このことにより該分岐ヒスト
リテーブルの記述が正しい場合に限り命令バツフ
アには、命令の実行の経路に従つた命令の待行列
を形成せしめ、情報処理システムのパイプライン
制御における分岐命令の実行をロスサイクルをと
もなうことなく行なうことができるという効果が
ある。

さらに本発明では、分岐命令のアドレスと該分
岐命令の分岐先アドレスを指定する情報を含む分
岐情報を対にして複数対記憶する分岐ヒストリテ
ーブルをセツトアソシアテイブ型メモリで構成す
ることにより大容量のメモリからなる分岐ヒスト
リテーブルを実現することができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は
分岐ヒストリテーブルの詳細な構成を示す図、第
３図は第２図の記憶部５０１および６０１の記憶
形式を示す図、第４図は第２図のテスト回路５０
３―５０６の詳細な構成を示す図、第５図は命令
語の構成を示す図、第６図は第２図のプライオリ
テイ回路５０７の詳細な構成を示す図、第７図は
第１図のレジスタ４１７―４１９の格納形式を示
す図、第８図は第１図の予測確認回路４２０の詳
細な構成を示す図、第９図は第１図の命令記憶回
路４０８における命令と分岐ヒストリテーブル４
１０における分岐情報との対応関係を説明するた
めの図、第１０図は第９図のテーブル４１０によ
る命令先取り動作を説明するための図、第１１図
は予測失敗時における命令先取り動作開始までの
動作を説明するための図、第１２図は第１図の命
令先取り制御回路の詳細な構成を示す図、第１３
図は命令の処理の流れの概要を示す図、第１４図
および第１５図は従来の予測方式を用いた命令の
処理の流れを示す図、第１６図は本発明におい
て、分岐命令の予測が的中したときの命令の処理
の流れを示す図、および第１７図は本発明におい
て分岐命令の予測が失敗したときの命令の処理の
流れを示す図である。第１図から第１７図において、４０１…命令ア
ドレス生成回路、４０２…命令アドレス変換回
路、４０３…命令解読回路、４０４…オペランド
アドレス生成回路、４０５…オペランドアドレス
変換回路、４０６…オペランド読出し回路、４０
７…命令実行回路、４０８…命令記憶回路、４０
９…命令バツフア、４１０…分岐ヒストリテーブ
ル（BHT）、４１１…命令アドレスレジスタ
（IAR）、４１２…命令アドレス加算回路、４１３
…分岐情報バツフア、４１４…命令整列回路、４
１５…分岐情報切換回路、４１６…分岐情報レジ
スタ（QR₀）、４１７…分岐情報レジスタ
（QR₁）、４１８…分岐情報レジスタ（QR₂）、４
１９…分岐情報レジスタ（QR₃）、４２０…予測
確認回路、４２１…アドレス生成回路、４２２…
選択回路、４２３…レジスタ（WR）、４２４…
命令先取り制御回路、４２５…フリツプフロツ
プ、５０１，５０２…記憶部、５０３，５０４，
５０５，５０６…テスト回路、５０７…プライオ
リテイ回路、５０８…選択回路、５０９…オア回
路。

Claims

【特許請求の範囲】１一定の読出幅を１ワードとして記憶手段から
該ワード単位に命令先取りを行う命令先取り装置
において、分岐命令アドレスを指定する情報と該分岐命令
の分岐先アドレスを指定する情報を含む分岐情報
とを対にして、予め定めたセツト数、レベル数を
有し、前記分岐命令アドレスを指定する情報の一
部を保持するデイレクトリ記憶部と、このデイレ
クトリ記憶部の分岐命令アドレスを指定する情報
と対になつた分岐情報を格納するデータ記憶部と
から構成され、前記分岐命令アドレスを指定する
情報と分岐情報とを複数対記憶するセツトアソシ
アテイブ型分岐ヒストリテーブル手段と、この分岐ヒストリテーブル手段に記憶されてい
る分岐命令アドレスを指定する情報のうちワード
部を指定する分岐命令ワードアドレスと、命令先
取りを行う際に先取りすべき命令先取りアドレス
のワード部を指定する命令先取りワードアドレス
との一致を検出する一致検出手段と、前記分岐ヒストリテーブル手段から読み出され
た複数の情報対のそれぞれの分岐命令アドレスの
ワード内アドレスと前記命令先取りアドレスのワ
ード内アドレスとの大小関係を調べるプライオリ
テイ検出手段と、前記一致検出手段と前記プライオリテイ検出手
段との検出結果に基づいて前記分岐ヒストリテー
ブル内より命令先取りワードアドレスと等しいワ
ードアドレスを有する分岐命令で、かつ命令先取
りアドレスよりワード内アドレスが若くない分岐
命令のうち、ワード内アドレスが最も若い分岐命
令アドレスと対になつた分岐情報を取出し、該分
岐情報の示す分岐先アドレスに従つて次に先取り
すべき命令先取りワードアドレスを決定する決定
手段とを含むことを特徴とするセツトアソシアテ
イブ型分岐ヒストリテーブルを有する命令先取り
装置。