JPS5991552A - Instruction prefetch device having set associative type history table - Google Patents

Abstract

PURPOSE:To forecast an address to be branched with a comparatively high hit rate by using a set associative type history table to control preferch, in an information processing device. CONSTITUTION:A directory storage part 501 in a branch history table 410 stores a part of the instruction address of a branch instruction and V bits indicating whether the contents of the part are effective or not and a data storage part 502 stores the real address of an address to be branched. The contents of respective levels of the storage part 501 read out by regarding a part of a request address in an instruction address register 411 as a setting address are compared with a part of the contents of the register 411 and whether these contents coincide with each other or not is detected by test circuits 503-506 or the like. At the time of coincidence, a branch forecasting signal 106 with a corresponding level is generated, and if the coincidence of two or more parts is formed, a priority circuit 507 selects a signal with a lower level to read out the address to be branched stored in a storage part 502 through a selecting circuit 508.

Description

【発明の詳細な説明】 発明の属する技術分野 本発明はデータ処理システムの命令シーケンスのステッ
プに含まれる分岐条件判定ステップ実行処理に先立って
判定結果を予測しつつ次の命令の先取シを行なうセット
アソシアティブ型分岐ヒストリーテーブルを有する命令
先取シ装置に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a set for preempting the next instruction while predicting the judgment result prior to execution of a branch condition judgment step included in a step of an instruction sequence of a data processing system. The present invention relates to an instruction prefetching device having an associative branch history table.

従来技術 少なくとも１個の分岐命令を含む命令群が記憶装置に命
令シーケンスの形で格納されているデータ処理システム
においては、このような命令シーケンスの実行は１次の
ように行なわれる。BACKGROUND OF THE INVENTION In a data processing system in which a group of instructions including at least one branch instruction is stored in a storage device in the form of an instruction sequence, execution of such an instruction sequence is performed in the following manner.

まず、前記記憶装置の分岐元アドレスに分岐命令が格納
される。次に、この分岐命令に引き続いて実行される命
令が先取りされる。このあと、分岐命令が実行され、こ
の実行結果によシ次に実行される命令が明らかになる。First, a branch instruction is stored at a branch source address in the storage device. Next, the instruction to be executed following this branch instruction is prefetched. After this, a branch instruction is executed, and the result of this execution reveals the next instruction to be executed.

このようなシステムは米国特許４，２ＣＱ９２７号に提
案されている。しかし、このシステムでは、分岐命令先
取シ制御において実行結果の判別時まで命令先取り制御
を停止させると、処理の迅速化が妨げられる。Such a system is proposed in US Pat. No. 4,2CQ927. However, in this system, if the branch instruction preemption control is stopped until the execution result is determined, speeding up of processing will be hindered.

この欠点の除去のため、分岐命令の実行結果を予め予測
しこの予測に従って命令先取シな行なう方式が提案され
ている。この予測が正しく行なわれたときには、データ
処理システムは処理時間の少ない遅れで稼動する。例え
ば、そのような従来の予測方式としては次の３つの方式
がある。第１の予測方式では、全ての分岐命令の分岐先
方向が成功側または不成功側のいずれか一方のみに予測
されている。In order to eliminate this drawback, a method has been proposed in which the execution result of a branch instruction is predicted in advance and instructions are preempted in accordance with this prediction. When this prediction is made correctly, the data processing system operates with little delay in processing time. For example, there are the following three methods as such conventional prediction methods. In the first prediction method, the branch destination direction of all branch instructions is predicted to be either the successful side or the unsuccessful side.

他の１つの予測方式では、過去の事実に基づいて分岐先
方向を予測する。すなわち、同じ分岐命令の過去の実行
結果において分岐先がすでに明らかにされているという
事実を用いてこの結果に基づいて予測を行なうことによ
り予測的中率を高めている。このような予測方式の代表
例が特開昭５７−７６６３８号公報に示されている。Another prediction method predicts the branch destination direction based on past facts. That is, by using the fact that the branch destination has already been revealed in the past execution results of the same branch instruction and making predictions based on these results, the prediction accuracy rate is increased. A typical example of such a prediction method is shown in Japanese Patent Laid-Open No. 57-76638.

さらにもう１つの予測方式では、分岐命令に対応して分
岐の方向を予測する分岐指示フラグを多数用意し分岐命
令の発生に応答してこれら分岐指示フラグを参照するこ
とにより分岐先を予測している。この例の詳細は特開昭
５３−７４８５７号公報を参照できる。しかし、上述の
３つのいずれの予測方式においても分岐命令の読出し、
解読が必要不可欠であシ、予測連中にもかかわらずこれ
らの読出しおよび解読動作分だけ処理が遅れるという欠
点がある。In yet another prediction method, a large number of branch instruction flags are prepared to predict the direction of a branch in response to a branch instruction, and the branch destination is predicted by referring to these branch instruction flags in response to the occurrence of a branch instruction. There is. For details of this example, refer to Japanese Unexamined Patent Publication No. 53-74857. However, in any of the above three prediction methods, reading a branch instruction,
Deciphering is essential, and despite prediction, there is a drawback that processing is delayed by these reading and decoding operations.

この欠点を除去する予測方式が特開昭５７−５９２５３
号公報に示されている。この方式では主記憶装置の命令
部の写しである命令キャッシュメモリのブロックに対応
して該ブロック中に含まれる分岐命令の分岐先アドレス
を、該ブロックの次にフェッチされるべきブロックのア
ドレスとして記憶手段に保持している。命令先取り動作
において、命令キャッジ−メモリへのアクセスと同時に
前記記憶手段をアクセスして前記分岐先アドレスを読出
し、読み出された分岐先アドレスにより先取シすべき命
令のアドレスを決定している点において、この方式は上
述の従来の３つの予測方式と異なシ処理の迅速化に有効
である。しかし、この方式では、命令キャッジ−メモリ
のブロック対応で予測するため、該ブロックに分岐命令
が複数個存在するときには、そのそれぞれの分岐命令に
対応して予測を行なうことができない。この結果、精度
の粗い予測的中率しか得られないという欠点がある。A prediction method that eliminates this drawback is disclosed in Japanese Patent Application Laid-Open No. 57-59253.
It is shown in the publication No. In this method, the branch destination address of the branch instruction contained in the block of the instruction cache memory, which is a copy of the instruction part of the main memory, is stored as the address of the block to be fetched next after the block. Holds on to means. In the instruction prefetching operation, the storage means is accessed simultaneously with the access to the instruction cache memory to read the branch destination address, and the address of the instruction to be prefetched is determined based on the read branch destination address. This method is different from the above-mentioned three conventional prediction methods and is effective in speeding up processing. However, in this method, prediction is made in correspondence between the instruction cache and the memory block, so when a plurality of branch instructions exist in the block, prediction cannot be made corresponding to each branch instruction. As a result, there is a drawback that only a prediction hit rate with low accuracy can be obtained.

発明の目的 本発明の目的は上述の欠点を除去するようにしたセット
アンシアティプ型分岐ヒストリテーブルを有する命令先
取シ装置を提供することにある。OBJECTS OF THE INVENTION It is an object of the present invention to provide an instruction preemption device having a set ancillary type branch history table which eliminates the above-mentioned drawbacks.

発明の構成 本発明のセットアンシアティブ型分岐ヒストリテーブル
を有する命令先取装置は、分岐命令のアドレスの一部を
保持するディレクトリ記憶部と、前記保持されたアドレ
スに対応して、前記保持されたアドレスの分岐命令の分
岐先アドレスを指定する情報を含む分岐情報が格納され
るように構成されたデータ記憶部とを含む、セットアソ
シアティブ型メモリで構成された分岐ヒストリテーブル
手段と、 命令先取ｐ動作の際に、該命令先取動作において、先取
シされるべき分岐命令のアドレスを指定する情報が前記
分岐ヒストリテーブル手段に登録きれているか否かを調
べる点検手段と、該点検手段によシ前記分岐ヒストリテ
ーブル手段に、前記先取シされるべき分岐命令のアドレ
スを指定する情報が登録されていると判明したときに、
該分岐ヒストリテーブル手段から前記先取シされるべき
分岐命令に対応する分岐情報を読出し、該分岐情報に従
い次の命令先取り動作を開始するように制御する命令先
取り制御手段とを備えている。Structure of the Invention The instruction prefetching device having a set-unsociative type branch history table of the present invention includes a directory storage section that holds a part of the address of a branch instruction, and a directory storage section that holds a part of the address of a branch instruction, and a directory storage section that holds a part of the address of a branch instruction, and branch history table means constituted by a set associative type memory, including a data storage section configured to store branch information including information specifying a branch destination address of a branch instruction; In the instruction prefetching operation, checking means for checking whether information specifying the address of the branch instruction to be preempted has been registered in the branch history table means; When it is found that information specifying the address of the branch instruction to be preempted is registered in the table means,
The instruction prefetch control means reads branch information corresponding to the branch instruction to be preempted from the branch history table means and controls to start the next instruction prefetch operation according to the branch information.

発明の原理と作用 本発明の特徴は分岐命令の実行における分岐方向に加え
て分岐先アドレスがその同じ分岐命令の過去の結果の把
握により比較的高い的中率で予測可能であるという事実
に基づいて装置が動作することにある。Principle and operation of the invention The feature of the present invention is based on the fact that in addition to the branch direction in the execution of a branch instruction, the branch destination address can be predicted with a relatively high accuracy by understanding the past results of the same branch instruction. The purpose is for the device to operate according to the conditions.

発明の実施例 次に、本発明の一実施例を図面を参照して詳細に説明す
る。第１図を参照すると、本発明の一実施例は、命令ア
ドレス生成回路４０１、命令アドレス変換回路４０２、
命令解読回路４ｏ３、オペランドアドレス生成回路４０
４　オペランドアドレス変換回路４０５、オペランド記
憶回路を有するオペランド読出し回路４ｏ６、命令実行
回路４０７、命令記憶回路４０８、命令バッファ４０９
、分岐ヒストリテーブル（ＢＨＴ）４１０．命令アドレ
スレジスタ４１１、命令アドレス加算回路４１２分岐情
報バッファ４１３、命令整列回路４１４、分岐情報切換
回路４１５、分岐情報レジスタ４１６゜４１７．４１８
．および４１９、予測確認回路４２ｏ１アドレス生成回
路４２１、選択回路４２２、レジスタ４２３、命令先取
シ制御回路４２４、およびフリップ７０ツブ４２５から
構成されている。Embodiment of the Invention Next, an embodiment of the present invention will be described in detail with reference to the drawings. Referring to FIG. 1, one embodiment of the present invention includes an instruction address generation circuit 401, an instruction address conversion circuit 402,
Instruction decoding circuit 4o3, operand address generation circuit 40
4 Operand address conversion circuit 405, operand reading circuit 4o6 having operand storage circuit, instruction execution circuit 407, instruction storage circuit 408, instruction buffer 409
, branch history table (BHT) 410. Instruction address register 411, instruction address addition circuit 412, branch information buffer 413, instruction alignment circuit 414, branch information switching circuit 415, branch information register 416°417.418
．． and 419, a prediction confirmation circuit 42o1, an address generation circuit 421, a selection circuit 422, a register 423, an instruction prefetch control circuit 424, and a flip 70 tube 425.

命令記憶回路４０８およびオペランド読出し回路４０６
内のオペランド記憶回路はともに主記憶装置そのもので
あってもよく、さらに命令記憶回路４０８が主記憶装置
の命令部の一部の写しである命令キャッジ−メモ１ハ　
前記オペランド記憶回路が主記憶装置のオペランド部の
一部の写しであるオペランドキャッジ−メモリとして構
成されうる。Instruction storage circuit 408 and operand read circuit 406
Both operand storage circuits in the main memory may be the main memory itself, and the instruction storage circuit 408 may be an instruction cache-memo 1 block which is a copy of a portion of the instruction portion of the main memory.
The operand storage circuit may be configured as an operand cache memory that is a copy of a portion of the operand portion of main memory.

本発明は、前述の命令の処理単位に対応した装置構成を
必ずしも有する必要はなく、例えば命令アドレス生成回
路４０１とオペランドアドレス生成回路４０４、命令ア
ドレス変換回路４０２とヤオペランドアドレス変換回路
４０５、命令記憶回路４０８とヨオベランド読出し回路
４０６内の記憶回路が共用されたコンビーータシステム
においても適用され得る。前記分岐ヒストリチー　プル
（ＢＨＴ）　４１０は分岐命令のアドレスを指定する情
報と該分岐命令の実行の予測としての分岐否フラグと分
岐先アドレスを第３図に示すように対にして記憶してい
る。前記命令記憶回路４０８に対する前記命令アドレス
レジスタ（ＩＡＲ）４１１は、命令読出しのリクエスト
アドレスヲ保持して命令の読出し動作を実行する。さら
に前記命令アドレスレジスタ４１１（ＩＡＲ）は、分岐
ヒストリテーブル４１０（Ｂ）（Ｔ）および命令アドレ
ス加算回路４１２に、信号線１０１を介して接続されて
いる。前記レジスタ４１１の内容は該分岐ヒストリテー
ブル４１０　（ＢＡＴ　）を索引し、読出されるべき命
令のアドレスがそれに登録されているか否かを示す信号
を信号線１０６に出力する。登録されていれば、対応す
る分岐先アドレレスが信号線１０５に読出される。登録
されていなければ、前記命令アドレス加算回路４１２に
よシ、後続の命令語の命令先取シのだめのアドレスが生
成される。前記命令アドレス加算回路４１２は　１回の
リクエストで読出される命令語を８Ｂｙｔｅと仮定した
とき単に“ＩＡＲ＋８”を出力１０７融成する回路であ
る。前記命令バッファ４０９は、命令記憶回路４０８か
ら読出された３Ｂｙｔｅの先取シ命令語を蓄積し、命令
処理部への命令の供給における待行列（ＱＬｌｅｆ）を
形成する。前記命令整列回路４１４は、命令バッファ４
０９が空のとき信号線１０２を介して、命令記憶回路４
０８から読出される８Ｂｙｔｅの命令語に応答して前記
命令バッファ４０９が空でないとき、信号線１０３を介
して前記命令バッファに貯えられる８Ｂｙｔｅの命令語
に応答して命令を抽出して信号線１０４を介して命令解
読回路４０３に命令を供給する回路である。前記分岐情
報バッファ４１３は、前記命令バッファ４０９に格納さ
れる命令語に対応して用意されており、その命令語中に
分岐成功と予測された分岐命令が存在すれば、第７図に
示す該分岐命令の分岐情報を格納する回路であり、分岐
命令のアドレスは信号線１０１を介して、また、分岐情
報としての分岐先アドレスおよびＶビットは、分岐ヒス
トリテーブル４１０（ＢＨＴ）から信号線１０５を介し
てそれぞれセットされる。前記分岐情報切替回路４１５
は、れる前記分岐情報をそれぞれ出力する。前記レジス
タ４１６，４１７、および４１８はそれぞれ分岐命令の
命令解読、命令アドレス生成、アドレス変換の各処理ス
テージに対応し、その分岐情報を保持する。前記分岐情
報レジスタ４１９はその分岐先アドレス部を該分岐命令
の実行によって生成される実際の分岐先アドレスに置き
換えて保持するレジスタである。前記予測確認回路４２
０は分岐命令の実行によって生成される実際の分岐命令
の生成結果と、前記分岐情報レジスタ４１８に保持され
る該分岐命令の予測情報との一致をとる回路である。前
記アドレス生成回路４２１は前記分岐情報レジスタ４１
９に保持される分岐命令のアドレスと該分岐命令１牙の
命令語長とを加算し分岐Ｎ０ＧＯ側の命令の命令アドレ
スを生成する。前記選択回路４２２は分岐命令の成否信
号線１１１の状態に応答して該信号線の状態が分岐ＧＯ
を示すとき線１１５を介して与えられる前記分岐情報レ
ジスタ４１９に保持される分岐先アドレス部の出力を選
択し、前記線の状態が分岐Ｎ０ＧＯを示すとき線１１６
を介して与えられる前記アドレス生成回路４２１の出力
を選択し、信号線１１３を介して該選択回路４２２の出
力をレジスタ４２３に供給する。前記レジスタ４２３は
分岐命令の予測が失敗したとき、分岐ヒストリラープル
４１０　（ＢＨＴ）を更新するだめのものであシ、さら
に信号線１１７を介して命令アドレスレジスタ４１１　
（ＩＡＲ）に命令先取シのだめの新たなアドレスを供給
する。前記命令先取り制御回路４２４は線１０６を介し
て分岐ヒストリテーブル４１０（ＢＨＴ）から与えられ
る分岐予測信号および予測確認回路から線１１２を介し
て与えられる予測成否信号に基づいて命令アドレスレジ
スタ４１１　（ＩＡＲ）の入力を制御する回路である。The present invention does not necessarily need to have a device configuration corresponding to the above-mentioned instruction processing units; for example, an instruction address generation circuit 401, an operand address generation circuit 404, an instruction address conversion circuit 402, an operand address conversion circuit 405, and an instruction memory. The present invention can also be applied to a conbeater system in which the memory circuits in the circuit 408 and the Yooverand readout circuit 406 are shared. The branch history tree (BHT) 410 stores information specifying the address of a branch instruction, a branch no flag as a prediction of execution of the branch instruction, and a branch destination address in pairs as shown in FIG. The instruction address register (IAR) 411 for the instruction storage circuit 408 holds an instruction read request address and executes an instruction read operation. Furthermore, the instruction address register 411 (IAR) is connected to branch history tables 410 (B) (T) and an instruction address addition circuit 412 via a signal line 101. The contents of the register 411 are indexed into the branch history table 410 (BAT) and a signal is output to the signal line 106 indicating whether the address of the instruction to be read is registered therein. If registered, the corresponding branch destination address is read out onto the signal line 105. If it is not registered, the instruction address addition circuit 412 generates an address for the instruction preemption of the subsequent instruction word. The instruction address addition circuit 412 is a circuit that simply outputs "IAR+8" 107 when it is assumed that the instruction word read in one request is 8 bytes. The instruction buffer 409 stores a 3-byte preemption instruction word read from the instruction storage circuit 408, and forms a queue (QLlef) for supplying instructions to the instruction processing section. The instruction alignment circuit 414 includes an instruction buffer 4
When 09 is empty, the instruction storage circuit 4
When the instruction buffer 409 is not empty in response to the 8-byte instruction word read from the signal line 103, the instruction is extracted in response to the 8-byte instruction word stored in the instruction buffer via the signal line 103. This circuit supplies instructions to the instruction decoding circuit 403 via the instruction decoding circuit 403. The branch information buffer 413 is prepared corresponding to the instruction word stored in the instruction buffer 409, and if there is a branch instruction predicted to be a successful branch among the instruction words, the branch information buffer 413 is prepared in accordance with the instruction word stored in the instruction buffer 409. This is a circuit that stores branch information of a branch instruction, and the address of the branch instruction is sent via the signal line 101, and the branch destination address and V bit as branch information are sent via the signal line 105 from the branch history table 410 (BHT). Each is set via the The branch information switching circuit 415
outputs the branch information respectively. The registers 416, 417, and 418 correspond to each processing stage of instruction decoding, instruction address generation, and address translation of a branch instruction, and hold branch information thereof. The branch information register 419 is a register that replaces the branch destination address field with an actual branch destination address generated by executing the branch instruction. The prediction confirmation circuit 42
0 is a circuit that matches the actual branch instruction generation result generated by the execution of the branch instruction with the prediction information of the branch instruction held in the branch information register 418. The address generation circuit 421 is connected to the branch information register 41.
The address of the branch instruction held in 9 and the instruction word length of the branch instruction 1 are added to generate the instruction address of the instruction on the branch N0GO side. The selection circuit 422 responds to the state of the branch instruction success/failure signal line 111 to determine whether the state of the signal line is branch GO.
When the state of the line indicates branch N0GO, the output of the branch destination address field held in the branch information register 419 given via line 115 is selected, and when the state of the line indicates branch N0GO, line 116 is selected.
The output of the address generation circuit 421 given via the signal line 113 is selected, and the output of the selection circuit 422 is supplied to the register 423 via the signal line 113. The register 423 is used to update the branch history pull 410 (BHT) when prediction of a branch instruction fails, and is also used to update the branch history pull 410 (BHT) via the signal line 117 to the instruction address register 411.
(IAR) with a new address for instruction preemption. The instruction prefetch control circuit 424 controls the instruction address register 411 (IAR) based on the branch prediction signal provided from the branch history table 410 (BHT) via line 106 and the prediction success/failure signal provided from the prediction confirmation circuit via line 112. This is a circuit that controls the input of the

次に前記分岐ヒストリテーブル４１０（ＢＵＴ）前記予
測確認回路４２０および前記命令先取多制御回路４２４
の詳細なブロック図とタイムチャートを参照しながら、
本実施例の動作を詳細に説明する。Next, the branch history table 410 (BUT), the prediction confirmation circuit 420 and the instruction prefetch control circuit 424
While referring to the detailed block diagram and time chart of
The operation of this embodiment will be explained in detail.

第２図を参照すると、前記分岐ヒストリテーブル４１０
（ＥｉＨＴ）は、ディレクトリ記憶部５０１データ記憶
部５０２、テスト回路５０３，５０４，５０５゜および
５０６、プライオリティ回路５０７、レベル選択回路５
０８、およびオア回路５０９を備えている。前記記憶部
５０１および５０２は、　１回のリクエストに対して命
令記憶回路４０８から読出される命令語の単位をブロッ
クの単位とし、セット数ｍ１　　レベル数ｎの記憶部で
ある。Referring to FIG. 2, the branch history table 410
(EiHT) includes a directory storage section 501, a data storage section 502, test circuits 503, 504, 505° and 506, a priority circuit 507, and a level selection circuit 5.
08 and an OR circuit 509. The storage units 501 and 502 are storage units with the number of sets m1 and the number of levels n, with the unit of the instruction word read from the instruction storage circuit 408 in response to one request being the unit of block.

第３図を参照すると、記憶部５０１には分岐命令の命令
アドレスの一部とその内容が有効か否かを示すＶビット
が格納され記憶部５０２には、分岐先アドレスの実アド
レスが格納されている。Referring to FIG. 3, a part of the instruction address of a branch instruction and the V bit indicating whether or not the contents are valid are stored in the storage unit 501, and a real address of the branch destination address is stored in the storage unit 502. ing.

前記Ｖビットは対応する分岐ヒストリテーブル（ＢＨＴ
）４１０のワードの有効性を示すと同時に該分岐命令の
実行の予測としての分岐成否フラグの機能を有する。The V bit is stored in the corresponding branch history table (BHT
) 410 and has the function of a branch success/failure flag as a prediction of execution of the branch instruction.

この分岐ヒストリテーブル（ＢＨＴ）４１０への索引は
以下のようなセットアソシアティブ法によって行われる
。Indexing into the branch history table (BHT) 410 is performed using the set associative method as described below.

第５図に示される前記テスト回路５０３，５０４５０５
、および５０６はテーブル４１０の各レベルに対応して
命令アドレスレジスタ４１１（ＩＡＲ）に保持されるリ
クエストアドレスが各レベルのＢＨＴ　ＡＡ４　（ｔは
レベルに対応するサフィクスを示す）に登録されている
か否かを示す信号を信号線１３０，１３１，１３２，１
３３に出力する。The test circuits 503, 504505 shown in FIG.
, and 506 indicates whether the request address held in the instruction address register 411 (IAR) corresponding to each level of the table 410 is registered in the BHT AA4 of each level (t indicates a suffix corresponding to the level). The signal indicating
Output to 33.

第４図を参照すると前記テスト回路５０３　、５０４　
。Referring to FIG. 4, the test circuits 503 and 504
.

５０５および５０６のそれぞれは、一致回路７０１およ
び大小比較回路７０２から構成される装置前記比較回路
７０１では、命令アドレスレジスタ（Ｉ１％）４１１に
保持されるリクエストアドレスの一部ＩＡＲ（：１８−
２８）をセットアドレスとして読出された記憶部５０１
の各レベルの内容とを与開Ｈ五前記レジスタ４１１の内
容ＩＡＲ（：４−１７）とが比較され１等しいアドレス
が存在するが否かを検出する。該一致回路７０１の出力
にょシ命令アドレスレジスタ（ＩＡＲ）４１１に保持さ
れるリクエストアドレスで読出されるべき命令語の８Ｂ
ｙｔｅブロツク中に、すでに分岐ヒストリテーブル（Ｂ
ＨＴ）４１０に登録された分岐命令が存在するか否かが
判明する。しかし、リクエストアドレスとそれが読出す
べき分岐命令との対応をとるには上記一致検出のみでは
不十分である。Each of 505 and 506 is a device composed of a match circuit 701 and a magnitude comparison circuit 702.
28) is read as the set address in the storage unit 501
The content of each level is compared with the content IAR (:4-17) of the register 411 to detect whether an address equal to 1 exists. The output of the matching circuit 701 is 8B of the instruction word to be read at the request address held in the instruction address register (IAR) 411.
In the yte block, the branch history table (B
It is determined whether there is a branch instruction registered in HT) 410. However, the above-mentioned coincidence detection alone is insufficient to establish a correspondence between the request address and the branch instruction from which it should be read.

第５図を参照すると、１回のリクエストで読出される８
Ｂｙｔｅの命令語のブロック中に２Ｂｙｔｅ命令ＢＯＯ
，Ａ、ＢＯｌ、ＢＯ２の４個の命令が存在する。命令Ｂ
Ｃ！０．ＢＯＩ、ＢＯ２がともに分岐成功と予測された
分岐命令であるときには各々の分岐命令はともにそのア
ドレスの一部が記憶部（ＢＨＴ−ＡＡ）５０１に登録さ
れる。このとき他の分岐命令から命令Ａに分岐して命令
Ａのアドレス＜Ａ＞が前記命令語のブロックを読出すた
めのリクエストアドレスとして命令アドレスレジスタ（
ＩＡＲ）４１１に保持されるときには、分岐ヒストリテ
ーブル（ＢＨＴ）４１０から読出されるべき分岐命令の
情報は命令の実行の経路から、分岐命令ＢＣ１の情報で
なければならない。Referring to Figure 5, 8 is read in one request.
2 Byte instruction BOO in a block of Byte instruction word
, A, BOl, and BO2 exist. Command B
C! 0. When both BOI and BO2 are branch instructions predicted to be successful, part of the address of each branch instruction is registered in the storage unit (BHT-AA) 501. At this time, when branching to instruction A from another branch instruction, the address <A> of instruction A is the instruction address register (
IAR) 411, the branch instruction information to be read from the branch history table (BHT) 410 must be the information of the branch instruction BC1 from the instruction execution path.

従って、前記レジスタ（ＩＡＲ）４１１に保持されるリ
クエストアドレスと前記記憶部（ＢＨ’Ｉ”−ＡＡｉ）
５０１に保持される分岐命令のアドレスとの関係が、上
記の一致条件とともに次の関係が成立するとき対応する
レベルのＢＨＴ−ＨＩＴｉ信号が生成される。この信号
は線１３０−１３３を介して第３回路５０９に与えられ
、該ＢＨＴ−ＨＩＴｉ信号のオア信号が線１０６を介し
て出力され分岐予測信号（ＢＨＴ−ＨＩＴ信号）となる
。Therefore, the request address held in the register (IAR) 411 and the storage unit (BH'I"-AAi)
When the following relationship with the address of the branch instruction held in 501 holds together with the above matching condition, a BHT-HITi signal of a corresponding level is generated. This signal is applied to the third circuit 509 via lines 130-133, and the OR signal of the BHT-HITi signal is output via line 106 to become a branch prediction signal (BHT-HIT signal).

ＢＨＴ−ＨＩＴ　ｉ　＝　　（Ｉ皿（：　４−１７）＝
ＢＨＴ−ＡＡｉ　（：４−１７　）　）凸（１鉦（：２
９，３０　）窃府−益ｉ（：２９，３０））凸ＢＨＴ−
ＡＡｉ　（Ｖ） 再び第４図を参照すると、前記大小比較回路は、この条
件を実現する回路である。さらに、前記信号ＢＨＴ−Ｈ
ＩＴｉの条件が２ヶ以上のレベルにおいて成立したとき
記憶部５０１の対応するレベル（ＢＨＴ−ＡＡｉ　）に
保持される分岐命令のアドレスの８Ｂｙｔｅブロツク内
アドレスＢＨＴ−ＡＡｉ（：２９，３０）の値の最きも
小さいレベルが選択される必要がある。BHT-HIT i = (I plate (: 4-17) =
BHT-AAi (:4-17) ) Convex (1 gong (:2
9,30) Theft-benefit i (:29,30)) Convex BHT-
AAi (V) Referring again to FIG. 4, the magnitude comparison circuit is a circuit that realizes this condition. Furthermore, the signal BHT-H
When the condition of ITi is satisfied at two or more levels, the value of the address BHT-AAi (:29, 30) in the 8-byte block of the address of the branch instruction held in the corresponding level (BHT-AAi) of the storage unit 501 is The smallest level should be selected.

再び第５図を参照すると、命令ＢＯＩ　　およびＢＯ２
の分岐命令関係情報が格納される分岐ヒストリテーブル
４１０のレベルで、前記信号ＢＨＴ−ＨＩＴ　ｉ条件が
共に成立する。このとき命令の実行の経路から命令ＢＯ
Ｉに対するレベルが選択される必要がある。前記プライ
オリティ回路５０７は、前記信号ＢＨＴ−ＨＩＴｉの２
ヶ以上の成立に対するものであり、この出力によシ記憶
部ＢＨＴ−ＤＡ５０２のセットアドレスＩＡＲ（：１８
−２８）で示されるエントリの分岐先アドレスがレベル
選択回路５０８を介して読出される。Referring again to FIG. 5, instructions BOI and BO2
The signal BHT-HIT i conditions are both satisfied at the level of the branch history table 410 in which branch instruction related information is stored. At this time, from the instruction execution path to the instruction BO
A level for I needs to be selected. The priority circuit 507 selects two of the signals BHT-HITi.
This output corresponds to the set address IAR(:18) of the storage unit BHT-DA502.
The branch destination address of the entry indicated by -28) is read out via the level selection circuit 508.

第６図を参照すると、前記プライオリティ回路５０７は
アンド回路群６０１−６０４およびオア回路群６０５−
６０８から構成されている。前記アンド回路群６０１−
６０４はｎ＋１個並列に配置されている。前記第２図に
おけるレベル選択回路５０８の選択信号は第６図におけ
る信号■ｏ、■１゜Ｖ２．Ｖ３により以下のように与え
られる。Referring to FIG. 6, the priority circuit 507 includes a group of AND circuits 601-604 and a group of OR circuits 605-
608. The AND circuit group 601-
n+1 pieces of 604 are arranged in parallel. The selection signals of the level selection circuit 508 in FIG. 2 are the signals ■o, ■1°V2. V3 is given as follows.

ＶＯのとき　　　　ＶＯＬＯ＋■０”１　＋　””””
””　＋　ｖｏＬ、。When VO VOLO+■0”1 + “”””
"" + voL,.

Ｖｏ・ＶｔノトキＶＩＩ’０２ＶＩＬ１＋””・・””
”＋ＶＩＩａＶｏ・Ｖ？ｖ２（７）トキＶ２ＬＯ，Ｖ２
Ｌ１．−・−・・−・−−−−・、Ｖ２Ｉ４１ＶＯ°■
１・ｖ２°ＶａノトキＶ３ＩＪＯＩＶ３Ｌ１＋　−−＋
　ＶａＬｎ以上のようにして、第２図におけるレベル選
択回路５０８から読出された分岐情報は第１図の命令記
憶回路４０８から読出される命令と、対応づけることが
可能である。Vo/Vt Notoki VII'02VIL1+""...""
”+VIIaVo・V?v2 (7) Toki V2LO, V2
L1. −・−・・−・−−−・、V2I41VO°■
1・v2°Va notoki V3IJOIV3L1+ --+
VaLn As described above, the branch information read from the level selection circuit 508 in FIG. 2 can be associated with the instruction read from the instruction storage circuit 408 in FIG. 1.

第９図には、命令記憶回路４０８における命令と分岐ヒ
ストリテーブル（ＢＨＴ）４１０における分岐情報の上
記対応関係が示されている。命令の実行順序が命令Ａｏ
分岐命令ＢＣｏ、Ｂ□、ＢＣｌ、Ｂ２゜Ｂ３、ＢＯ２、
Ｂ３、ＢＯ２、Ｃ１１Ｃ２・・・・・・・・・と予測さ
れた場合である。なお、〈Ａ〉は人命令のアドレスを、
ＢＯｊは分岐命令をそれぞれ示す。FIG. 9 shows the above-mentioned correspondence between instructions in the instruction storage circuit 408 and branch information in the branch history table (BHT) 410. Instruction execution order is instruction Ao
Branch instructions BCo, B□, BCl, B2゜B3, BO2,
This is a case where B3, BO2, C11C2...... is predicted. In addition, <A> is the address of the human command,
BOj indicates a branch instruction.

第１０図を参照すると、前記第９図に示した分岐ヒスト
リテーブルＢＨＴ４１０による命令先取り動作は次のよ
うにされる。リクエストアドレスの命令アドレスレジス
タ４１１のセットに応答して命令記憶回路４０８から命
令語が読出され、これと同時にテーブルＢＨＴ４１０が
索引される。Referring to FIG. 10, the instruction prefetching operation by the branch history table BHT 410 shown in FIG. 9 is performed as follows. An instruction word is read from the instruction storage circuit 408 in response to the request address being set in the instruction address register 411, and at the same time, the table BHT 410 is indexed.

信号線１０６を介してＢＨＴ−１−ＩＩＴ信号が出力さ
れると記憶部ＢＨＴ−ＤＡ５０２の分岐先アドレス〈Ｂ
１〉がアドレスレジスタ４１１にセットされ、命令先取
りが行われる。前記信号線１０６を介してＢＨＴ−ＨＩ
　Ｔ信号が出力されないときには、命だアドレスが出力
され、次の命令先取シが逐次性われる。When the BHT-1-IIT signal is output via the signal line 106, the branch destination address <B
1> is set in the address register 411, and the instruction is prefetched. BHT-HI via the signal line 106
When the T signal is not output, the current address is output, and the next instruction is preempted sequentially.

以上の命令の先取シに従えば、命令記憶回路４０８から
読出される命令語は、テーブルＢＨＴ４１０の内容によ
る予測に従って順次読出され、命令バッファ４０９には
予測された命令の実行順に格納することが可能である。According to the above instruction prefetching scheme, the instruction words read from the instruction storage circuit 408 are read out sequentially according to the prediction based on the contents of the table BHT 410, and can be stored in the instruction buffer 409 in the predicted execution order of the instructions. It is.

このとき、たとえ信号ＢＨＴ−ＨＩＴが出力されても、
分岐予測方向と反対側の命令先取シ動作を一部行わせし
めた後に分岐予測方向の命令先取シ動作を行ってもよい
。At this time, even if the signal BHT-HIT is output,
The instruction prefetching operation in the branch prediction direction may be performed after partially performing the instruction prefetching operation on the side opposite to the branch prediction direction.

以上のようにして命令先取シされた命令が分岐命令で第
１図の命令整列回路４１４によバ命令解読回路４０３に
導かれたとき同時に該分岐命令に対応する分岐情報が最
初の分岐情報レジスタ４１６（ＱＲ・０）にセットされ
る。When the instruction preempted as described above is a branch instruction and is guided to the instruction decoding circuit 403 by the instruction alignment circuit 414 of FIG. 1, the branch information corresponding to the branch instruction is transferred to the first branch information register. It is set to 416 (QR・0).

以降前記分岐命令の進行に伴い、前記命令解読、アドレ
ス変換に対応して前記分岐情報が第２および第３の分岐
情報レジスタ４１７（ＱＲｌ）および４１８（ＣａＢ６
）に転送される。そして、前記分岐命令の実行によって
生成される実際の分岐命令の生成結果と前記分岐情報レ
ジスタ４１８（ＱＲ２）に保持される該分岐命令の予測
情報との一致が予測確認回路４２０によりチェックされ
る。Thereafter, as the branch instruction progresses, the branch information is stored in the second and third branch information registers 417 (QRl) and 418 (CaB6) corresponding to the instruction decoding and address conversion.
) will be forwarded to. Then, the prediction confirmation circuit 420 checks whether the actual branch instruction generation result generated by executing the branch instruction matches the prediction information of the branch instruction held in the branch information register 418 (QR2).

第８図を参照すると、前記予測確認回路・１２゜は比較
回路８０１、フリップ７０ツブ８０２および８０３、ア
ンド回路８０４−８０６、真偽回路８０７および８０８
、およびオア回路８０９から構成されている。前記比較
回路８０１には、分岐命令の実行によυ生成された分岐
先アドレスの実アドレスが命令アドレス変換回路４０２
から信号線１０９を介して与えられるとともに、分岐情
報レジスタ４１８（ＱＲ２）から予測された分岐先が線
１０８を介して与えられる。前記比較回路８０１では両
者の一致、不一致が判定される。判定結果と前記レジス
タ４１８から線１０８を介して与えられるＶピットがア
ンド回路８０６に与えられる。　論理結果により分岐Ｇ
Ｏと予測されたときこの事実を示す信号がフリ、プフロ
ップ８０２にセットされる。このフリップフロップ８０
２の出力がｆｌ”で実際の分岐命令を実行した結果が分
岐Ｎ０ＧＯであればアンド回路８０５から予測ＧＯ失敗
信号１２３が生成される。前記フリップフロップ８０１
の出力が°１”で、分岐命令の実行結果がＧＯであれば
アンド回路８０８から予測Ｎ０ＧＯ失敗信号１２５が生
成される。さらに該信号１２４と前記予測Ｇｏ失敗信号
１２３との論理和がオア回路８０９から予測失敗信号１
１２として生成される。Referring to FIG. 8, the prediction confirmation circuit 12° is a comparison circuit 801, flip 70 knobs 802 and 803, AND circuits 804-806, and truth/false circuits 807 and 808.
, and an OR circuit 809. The comparison circuit 801 stores the real address of the branch destination address υ generated by the execution of the branch instruction in the instruction address conversion circuit 402.
is given via signal line 109, and the branch destination predicted from branch information register 418 (QR2) is given via line 108. The comparison circuit 801 determines whether the two match or do not match. The determination result and the V pit provided from the register 418 via the line 108 are provided to an AND circuit 806. Branch G depending on logical result
When an O is predicted, a signal indicating this fact is set in the flip-flop 802. This flip flop 80
If the output of 2 is "fl" and the result of executing the actual branch instruction is branch N0GO, a predicted GO failure signal 123 is generated from the AND circuit 805.The flip-flop 801
If the output of the branch instruction is "°1" and the execution result of the branch instruction is GO, a predicted N0GO failure signal 125 is generated from the AND circuit 808.Furthermore, the logical sum of the signal 124 and the predicted Go failure signal 123 is generated by an OR circuit. Prediction failure signal 1 from 809
12.

第１図および第１１図を参照すると、分岐情報レジスタ
４１９（ＱＲ３）の分岐先アドレス部には、前記命令ア
ドレス変換回路４０２から新たに生成される分岐先アド
レスがセットされる。また、前記分岐情報レジスタ４１
９（Ｑｆｔ３）の分岐命令ＢＣ１のアドレス部の内容と
該分岐命令ＢＣ１自身の命令語長部の内容とがアドレス
生成回路４２１により加算され分岐Ｎ０ＧＯ９ｔｌの命
令の命令アドレスが生成される。Referring to FIGS. 1 and 11, the branch destination address newly generated from the instruction address conversion circuit 402 is set in the branch destination address field of the branch information register 419 (QR3). In addition, the branch information register 41
The address generation circuit 421 adds the contents of the address field of the branch instruction BC1 of 9 (Qft3) and the contents of the instruction word length field of the branch instruction BC1 itself to generate the instruction address of the instruction of the branch NOGO9tl.

そして分岐命令ＢＣ１の実際の実行によシ、分岐ＧＯな
らば前記分岐情報レジスタ４１９（Ｑｌ−Ｂ３）から線
１１５を介して与えられる分岐先アドレス部の出力〈Ｄ
ｌ〉が分岐Ｎ０ＧＯならば線１１６を介して与えられる
前記アドレス生成回路４２１の出力〈Ｂ２〉が選択回路
４２２によシ選択される。前記分岐命令ＢＯＩの予測失
敗信号１１２が予測確認回路４２１から該選択回路４２
２の出力〈Ｄｌ〉が線１１３を介してレジスタ４２３（
ＷＲ）にセットされる。Then, when the branch instruction BC1 is actually executed, if the branch is GO, the output of the branch destination address field <D
If l> is a branch N0GO, the output <B2> of the address generation circuit 421 provided via the line 116 is selected by the selection circuit 422. The prediction failure signal 112 of the branch instruction BOI is sent from the prediction confirmation circuit 421 to the selection circuit 42.
The output <Dl> of 2 is sent to the register 423 (
WR).

一方、分岐情報レジスタ４１９（ＱＩＲ３）の分岐命令
のアドレス＜ＢＯＩ＞は信号線１１４を介して命令アド
レスレジスタ４１１（ＩＡＲ）にセットされる。このア
ドレスは該分岐命令に対応する分岐ヒストリテーブル４
１０（ＬＩＨＴ）の更新のため線１０１を介して該テー
ブル４１０にライトアドレスとして供給きれる。前記予
測失敗信号１１２の出力かフリップフロップ４２５に与
えられ、この出力が指示パルスとして線１１９を介して
テーブル４０１に与えられる。この出力に応答して分岐
命令の次の命令先取シ時のための分岐予測情報の更新が
行なわれる。この更新は、本芙施例では予測Ｎ０ＧＯの
失敗のとき、前記レジスタ４２３（ＷＲ）に保持される
新たな分岐先アドレスで行なわれ、予測Ｇｏ失敗のとき
はｖビットをリセットするように行われるが分岐予測情
報の更新に寂けるアルゴリズムを用いて他の方法により
行なって追上つかえない。予測失敗しだとき予測側に後
続する命令の動作はすべてキャンセルされ、前記レジス
タ４２３（ＷＲ）に保持される新たなリクエストアドレ
スが分岐ヒストリテーブル４１０（ＢＨＴ）の更新後に
命令アドレスレジスタ４１１　（ＩＡＲ）に供給され改
めて命令の取出しが開始される。On the other hand, the branch instruction address <BOI> of the branch information register 419 (QIR3) is set to the instruction address register 411 (IAR) via the signal line 114. This address is the branch history table 4 corresponding to the branch instruction.
10 (LIHT) can be supplied as a write address to the table 410 via line 101 for updating. The output of the prediction failure signal 112 is provided to a flip-flop 425, and this output is provided to the table 401 via line 119 as an instruction pulse. In response to this output, branch prediction information for the next instruction preemption of the branch instruction is updated. In this embodiment, when predicted N0GO fails, this update is performed with a new branch destination address held in the register 423 (WR), and when predicted Go fails, the v bit is reset. However, it is not possible to catch up by using other methods to update the branch prediction information. When a prediction fails, all operations of instructions following the prediction side are canceled, and the new request address held in the register 423 (WR) is updated to the instruction address register 411 (IAR) after updating the branch history table 410 (BHT). is supplied to the CPU, and command retrieval is started again.

思 第１υ目を参照すると、前記命令先取り制御回路４２４
はフリップフロップ１２０１、真偽回路１２０２−１２
０４およびアンド回路１２０５から構成されている。前
記フリップフロップ１２０１は前記予測失敗信号１１２
を１マシンサイクル保持するだめの７リツプフロツプで
ある。この回路４２４の出力はアドレスレジスタ４１１
の前段にあるセレクタの選択指示信号となる。この選択
指示信号は、前記命令アドレス加算回路４１２の出力、
前記レジスタ４２３の出力、前記テーブル４１０の出力
、および分岐情報レジスタ４１９の出力のうちのどれを
選択するかを指示するだめの信号でめる。なお、この命
令先取り制御回路４２４の制御により分岐予測が的中し
たときには後述する第１６図の命令処理が行なわれ、分
岐予測が失敗したときには後述する第１７図の命令処理
が行なわれる。前記命令アドレス加算回路１１は線１０
６を介してＢＨＴ−１−ＬＩＴ信号が出力されないとき
分岐Ｎ０ＧＯ側の命令の先取りを行うだめのアドレス生
成を行う。このときアドレスは実アドレスで加算が行わ
れるために、例えば、ページングを行うコンピュータシ
ステムにおいて前記アドレス加算がページ境界を越えた
場合アドレス変換を改めてやり厘す必要が生じる。この
ために、前記命令アドレス加算回路１１にページ境界越
え検出回路を設は該検出回路によυページ境界越えが生
じた場合、信号線Ｌｌｌによシ命令アドレス生成回路１
を起動し、命令先取シ動作を改めて命令アドレス生成回
路（ＩＡ）４０１および命令アドレス変換回路（ＩＴ）
４０２から行うように制御すればよい。Referring to the first υth instruction, the instruction prefetch control circuit 424
is a flip-flop 1201, a truth/false circuit 1202-12
04 and an AND circuit 1205. The flip-flop 1201 receives the prediction failure signal 112.
It is a 7 lip-flop that can hold 1 machine cycle. The output of this circuit 424 is the address register 411
This is the selection instruction signal for the selector in the previous stage. This selection instruction signal is the output of the instruction address addition circuit 412,
A signal is provided to instruct which one of the output of the register 423, the output of the table 410, and the output of the branch information register 419 is selected. Under the control of the instruction prefetch control circuit 424, when the branch prediction is successful, the instruction processing shown in FIG. 16, which will be described later, is performed, and when the branch prediction fails, the instruction processing shown in FIG. 17, which will be described later, is performed. The instruction address addition circuit 11 is connected to the line 10.
When the BHT-1-LIT signal is not output through 6, an address is generated to prefetch the instruction on the branch N0GO side. At this time, since the address is added as a real address, for example, in a computer system that performs paging, if the address addition exceeds a page boundary, it is necessary to perform address conversion again. For this purpose, a page boundary crossing detection circuit is provided in the instruction address addition circuit 11. When the page boundary crossing occurs due to the detection circuit, the instruction address generation circuit 1
The instruction address generation circuit (IA) 401 and the instruction address conversion circuit (IT) restart the instruction preemption operation.
Control may be performed starting from step 402.

ここで、問題となるのはあらたに分岐ヒストリテーブル
ＢＨ’ｆ”４１０に前記命令アドレス情報を登録すると
き既存のどの部分に格納された命令アドレス情報を追い
出すかである。The problem here is which part of the existing instruction address information should be removed when newly registering the instruction address information in the branch history table BH'f'' 410.

この方法としては使われた順序、すなわち最も古く使わ
れたものから順に追い出す法ＬＲＵ（Ｌｅａｓｔ　＆ｃ
ｏｎｔｌｙ　Ｕｓｅｄ　）情報が入った順序すなわち、
最も古く入ったものから順に追い出す方法ＦＩＦＯ（Ｆ
ｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ　）等があるがど
ちらを用いてもよい。This method uses LRU (Least &c
only Used) The order in which the information was entered, i.e.
FIFO (F
irst In First Out), but either one may be used.

発明の効果 次に本発明の効果を第１３図から第１７図を参照しなが
ら詳細に説明する。Effects of the Invention Next, the effects of the invention will be explained in detail with reference to FIGS. 13 to 17.

第１３図を参照すると、命令の処理は一般的に次の８つ
の処理単位に分けられる。Referring to FIG. 13, instruction processing is generally divided into the following eight processing units.

（１）ＩＡステージ：実行すべき命令の命令アドレス（
論理アドレス）が生成される。(1) IA stage: Instruction address of the instruction to be executed (
logical address) is generated.

（２）ＩＴステージ：生成された命令アドレスのアドレ
ス変換が行われる。(2) IT stage: Address translation of the generated instruction address is performed.

（３）ｌ（ｊステージ：変換された命令の芙アドレスで
記憶装置から命令が読出される。(3) l(j stage: The instruction is read from the storage device at the address of the converted instruction.

（４）Ｉｆ）ステージ：読出された命令が解読される。(4) If) Stage: The read instruction is decoded.

（５）　　ＯＡステージ：解読された命令のオペランド
アドレス（論理アドレス）が生成される。(5) OA stage: The operand address (logical address) of the decoded instruction is generated.

（６）ＯＴステージ：生成されたオペランドアドレスの
アドレス変換が行なわれる。(6) OT stage: Address translation of the generated operand address is performed.

（７）００ステージ：変換されたオペランドの実アドレ
スで記憶装置からオペランドが読出される。(7) 00 stage: The operand is read from the storage device at the converted real address of the operand.

（８）ＥＸステージ：命伶が実行される。(8) EX stage: Life is executed.

上述のＩＴステージおよびＯＴステージのアドレス変換
において、アドレス変換バッファを設は必要な変換テー
ブルが該アドレス変換バッファに存在すれば上記アドレ
ス変換処理は高速に実行し得る。また、上述のＩＣステ
ージおよびＯＣステージの命令およびオペランドの読出
し動作において主記憶装置のデータの一部の写しを保持
するキャッジ−メモリを設は必要な命令およびオペラン
ドが該キャッジ−メモリに存在すれはＩＣステージおよ
びＯＣステージの処理は高速に行いうる。情報処理シス
テムは上述の各処理単位に対応したリリースを必ずしも
有する必要はない。しかし、説明の簡単のためにここで
は各処理単位にその機能を果す回路かめうものとする。In the address translation of the IT stage and the OT stage described above, if an address translation buffer is provided and a necessary translation table exists in the address translation buffer, the address translation process can be executed at high speed. In addition, in the above-mentioned IC stage and OC stage instruction and operand read operations, a cache memory that holds a copy of part of the data in the main memory is provided, unless the necessary instructions and operands are present in the cache memory. Processing of the IC stage and OC stage can be performed at high speed. The information processing system does not necessarily have to have a release corresponding to each of the above-mentioned processing units. However, for the sake of simplicity, each processing unit is assumed to have a circuit that performs its function.

上述のＩＴ　、　ＯＴおよび１０．００の各ステージの
高速処理が可能なとキ複数の命令の処理の流れを無駄な
く実行する８段のパイプライン制御が可能である。The high-speed processing of the IT, OT, and 10.00 stages described above makes it possible to perform eight-stage pipeline control that efficiently executes the processing flow of multiple instructions.

このときの分岐命令を含む命令の処理の流ｎを第１４図
および第１５図を参照しながら説明する。The instruction processing flow n including the branch instruction at this time will be explained with reference to FIGS. 14 and 15.

第１４図は分岐命令の命令先取りにお（八で、前述のす
べての分岐’ｏｏ’であると予測した場合の命令の処理
の流れを示す。すなわち、命令Ａ−Ｑは分岐命令ＢＯの
分岐条件を決定する命令で該分岐条件は命令ＡＱの実行
給茶、すなわち、時刻ｔ７において決定される。分岐命
令ＢＯは時刻ｔ４において解読されると命令アドレスの
生成回路を用いて、分岐先命令Ｂ１のアドレスを生成し
、以後Ｂ１命令を先取りするように動作する。FIG. 14 shows the flow of instruction processing when all the branches mentioned above are predicted to be 'oo' in instruction prefetching of a branch instruction (in step 8). In other words, instructions A-Q are This is an instruction that determines the condition, and the branch condition is determined when the instruction AQ is executed, that is, at time t7.When the branch instruction BO is decoded at time t4, it uses the instruction address generation circuit to generate the branch destination instruction B1. , and thereafter operates to prefetch the B1 instruction.

時刻ｔ２．ｔ３．およびｔ４には分岐Ｎ０ＧＯ側の後　
　　−続命令ＡＩ、Ａ２．およびＡ３の命令先取シのた
めのアドレス生成が開始される。時刻ｔ６およびｔ７に
は予測動作としての分岐ＧＯ側の後続命令Ｂ２およびＢ
３の命令先取シ動作が開始される。時刻ｔ７において分
岐条件の判定結果により、時刻ｔ８以降は正しい命令の
処理の流れに従って処理が継続される。Time t2. t3. and after the branch N0GO side at t4.
-Continuation instruction AI, A2. Then, address generation for instruction preemption of A3 is started. At times t6 and t7, subsequent instructions B2 and B on the branch GO side as predicted operations are executed.
The instruction preemption operation of No. 3 is started. Based on the branch condition determination result at time t7, processing continues from time t8 onwards according to the correct instruction processing flow.

この場合、分岐命令の出現によるパイプラインのロスサ
イクルは 予測的中（分岐ＧＯ）　のとき　３サイクル予測失敗（
分岐Ｎ０ＧＯ）のとき　３サイクルである。In this case, the pipeline loss cycles due to the appearance of a branch instruction are: 3 cycles when the prediction is correct (branch GO) and 3 cycles when the prediction is incorrect (branch GO).
When branching (NOGO), it takes 3 cycles.

分岐ＧＯ率γ　予測的中率αとしたとき、この場合γ＝
αでめり、予測的中率は５分５分である。従ってｒ−α
＝０５であシ１分岐命令当シ平均的なロスサイクルは ３×γ＋３×（１−γ）＝３サイクル である。Branch GO rate γ When predicted accuracy rate α, in this case γ=
With α, the prediction accuracy is 5 minutes and 5 minutes. Therefore r-α
=05, and the average loss cycle for one branch instruction is 3×γ+3×(1−γ)=3 cycles.

一方第１５図は分岐命令の命令先取シにおいて、前述の
同じ分岐命令の過去の結果に基づいて予測を行った場合
の命令の処理の流れで示す。On the other hand, FIG. 15 shows the flow of instruction processing when prediction is performed based on the past results of the same branch instruction described above in instruction prefetching of a branch instruction.

すなわち、分岐命令ＢＣは、時刻ｔ４において解読され
るとともに分岐命令のアドレステーブルを探索しその有
無によるか、もしくは分岐指示フラグの指示の予測によ
ハ分岐Ｇｏ側の命令Ｂ１を先取りするか分岐Ｎ０ＧＯ側
の命令Ａ１を先取りするかを決定する。前回と同様に時
刻ｔ２．ｔ３およびｔ４には分岐Ｎ０ＧＯ側の後続命令
へ１．Ａ２．およびＡ３の命令先取シのだめのアドレス
生成が開始される。時刻ｔ６およびｔ７には予測による
命令先取りの後続命令Ｂ１およびＢ２もしくはＡ４およ
びＡ５の命令のアドレス生成が開始される。時刻ｔ７に
おいて分岐条件の判定結果により時刻ｔ８以降は正しい
命令の処理の流れに従って処理が継続される。この場合
、分岐命令の出現によるパイプラインのロスサイクルは 分岐ＧＯと予測して失敗したとき　　３サイクル分岐Ｎ
０（Ｋ）と予測して失敗したとき　　６サイクルである
。従って、分岐Ｇｏ率γ＝０．５　　予測的中率α＝０
８と仮定したとき１分岐命令当シの平均的なロスサイク
ルは ３・γ・α十〇・（１−γ）・α＋３γ（１−α）＋６
（１−γ）（１−α）＝２１サイクル を得る。That is, the branch instruction BC is decoded at time t4, and the address table of the branch instruction is searched to determine whether it exists or not, or whether the instruction B1 on the branch Go side is preempted based on the prediction of the branch instruction flag, or whether the branch instruction B1 on the branch Go side is preempted or the branch N0 GO is executed. It is determined whether to pre-fetch the side instruction A1. Same as last time, time t2. At t3 and t4, 1. A2. Then, generation of a preemptive address for instruction A3 is started. At times t6 and t7, generation of addresses for subsequent instructions B1 and B2 or A4 and A5 of instruction prefetching based on prediction is started. Based on the branch condition determination result at time t7, processing continues from time t8 onwards according to the correct instruction processing flow. In this case, when the pipeline loss cycle due to the appearance of a branch instruction is predicted to be a branch GO and fails, 3 cycles branch N
When the prediction is 0(K) and it fails, it is 6 cycles. Therefore, branch Go rate γ = 0.5 Prediction accuracy rate α = 0
8, the average loss cycle for one branch instruction is 3・γ・α10・(1−γ)・α+3γ(1−α)+6
We get (1-γ)(1-α)=21 cycles.

従って、この従来の発明は同じ分岐命令の過去の結果に
基づいて予測を行った場合、高い予測的中率を得るとい
う原理を用いることにより、常に分岐ＧＯと予測する第
１４図に示す処理に比べ幾分の改良がみられる。しかし
、この改良された発明においても、たとえ予測的中時分
岐ＧＯの場合は依然として３サイクルのロスサイクルを
要することになｐｌこれ以上短縮できない。Therefore, this conventional invention uses the principle that when prediction is made based on past results of the same branch instruction, a high prediction accuracy rate is obtained, and the process shown in FIG. 14 that always predicts a branch GO is performed. Some improvement can be seen in comparison. However, even with this improved invention, 3 loss cycles are still required in the case of a predictive intermediate branch GO, and pl cannot be reduced any further.

従って、分岐命令が生じた場合たとえ予測が的中しても
ロスサイクルを生じることになる。Therefore, if a branch instruction occurs, a loss cycle will occur even if the prediction is correct.

第１６図および第１７図は本発明による命令の処理の流
れを示している。16 and 17 show the flow of instruction processing according to the present invention.

本発明における命令の処理単位ＩＣステージは命令を記
憶装置から読出す機能の他に、分岐ヒストリテーブルを
索引し読出される命令のアドレスが該分岐ヒストリテー
ブルに登録されているる否かを検出し、登録されていれ
ば対応する分岐情報を読出し、登録されていなければ後
続命令の命令先取シのだめのアドレスを生成する機能を
有する。In addition to the function of reading instructions from the storage device, the instruction processing unit IC stage of the present invention indexes a branch history table and detects whether the address of the instruction to be read is registered in the branch history table. , if registered, the corresponding branch information is read, and if not registered, it has a function of generating a preemptive address for the subsequent instruction.

第１６図および第１７図を参照すると、分岐命令ＢＯの
時刻ｔ１における動作は次のようにして行なわれる。ま
ず、該分岐命令Ｂｅが命令キャッジ−メモリから読出さ
れると同時に分岐ヒストリテーブルが索引される。該分
岐命令ＢＯの命令アドレスが登録されていれば対応する
分岐情報が読出される。該分岐情報と分析した結果、分
岐ＧＯ側の予測として該分岐情報中に含まれる分岐先ア
ドレスにより分岐先命令Ｂ１の命令先取りを開始するか
、もしくは分岐Ｎ　０（）（Ｊ側の予測として分岐Ｎ０
ＧＯ側の命令Ａ１の命令アドレスを生成して命令Ａ１の
先取シを開始するかが決定される。以降時刻ｔ５ｊでは
前記分岐命令ＢＣの予測期間であシ予測側の後続命令が
先取シされ時刻ｔ５において分岐条件が決定される。予
測的中時には第１６図に示すようにパイプラインの流れ
は乱れを生することなく処理が継続される。予測失敗時
には第１７図に示すようにｔ６時刻で前記分岐ヒストリ
テーブルの更新を行った後に正しい命令の流れから命令
の取出しを行うように制御される。この場合、分岐命令
の出現によるパイプラインのロスサイクルは 予測が的中したとき　　　Ｏサイクル 予測が失敗したとき　　　５サイクル である。予測的中率αはこの場合分岐方向だけでなく分
岐先アドレスをも予測することから分岐方向だけの予測
に比べ若干低くなるが、その割合は微々たるものでるる
。従って、予測的中率α＝０８として１分岐命令当りの
平均的なロスサイクルは ０・α＋５・（１−α）＝１サイクル となり従来技術に比べて格段に改良される。Referring to FIGS. 16 and 17, the operation of branch instruction BO at time t1 is performed as follows. First, the branch history table is indexed at the same time as the branch instruction Be is read from the instruction cache memory. If the instruction address of the branch instruction BO is registered, the corresponding branch information is read. As a result of the analysis with this branch information, the instruction prefetch of the branch destination instruction B1 is started based on the branch destination address included in the branch information as a prediction on the branch GO side, or the branch N0() (branch as a prediction on the J side) N0
It is determined whether to generate an instruction address for the instruction A1 on the GO side and start prefetching the instruction A1. Thereafter, at time t5j, a subsequent instruction on the prediction side is preempted during the prediction period of the branch instruction BC, and the branch condition is determined at time t5. When the prediction is correct, the processing continues without any disturbance in the flow of the pipeline, as shown in FIG. When prediction fails, the branch history table is updated at time t6, as shown in FIG. 17, and then the instruction is taken out from the correct instruction flow. In this case, the pipeline loss cycles due to the appearance of a branch instruction are O cycles when the prediction is correct and 5 cycles when the prediction fails. In this case, since not only the branch direction but also the branch destination address is predicted, the prediction accuracy rate α is slightly lower than when predicting only the branch direction, but the ratio is insignificant. Therefore, assuming the prediction accuracy rate α=08, the average loss cycle per branch instruction is 0·α+5·(1−α)=1 cycle, which is a significant improvement over the prior art.

この発明では、分岐命令のアドレスと該分岐命令のアド
レスと該分岐命令の分岐先アドレスを含む分岐情報とを
対にして記憶する分岐ヒストリテーブルを命令先取り時
に索引する。このあとで前記分岐先アドレスで次の命令
先取を行わせしめることによシ、命令の解読を行うこと
なく前記分岐ヒストリテーブルの記述に従って命令語を
先取シすることができる。このことによシ該分岐ヒスト
リテーブルの記述が正しい場合に限シ命令バッファには
、命令の実行の経路に従った命令の待行列を形成せしめ
、情報処理システムのパイプライン制御における分岐命
令の実行ｉｏスサイクルをともなうことなく行なうこと
ができるという効果がある。In this invention, a branch history table that stores the address of a branch instruction and branch information including the address of the branch instruction and the branch destination address of the branch instruction as a pair is indexed when an instruction is prefetched. By subsequently causing the next instruction to be prefetched at the branch destination address, the instruction word can be prefetched according to the description in the branch history table without decoding the instruction. As a result, only when the description in the branch history table is correct, a queue of instructions is formed in the instruction buffer according to the instruction execution path, and branch instructions are executed in pipeline control of the information processing system. This has the advantage that it can be performed without an IO cycle.

さらに本発明では、分岐命令のアドレスと該分岐命令の
分岐先アドレスを指定する情報を含む分岐情報を対にし
て複数対記憶する分岐ヒストリテーブルをセットアソミ
アティプ型メモリで構成することによシ犬容量のメモリ
からなる分岐ビストリテーブルを実現することができる
という効果がある。Furthermore, in the present invention, a branch history table that stores a plurality of pairs of branch information including the address of a branch instruction and information specifying the branch destination address of the branch instruction is configured with a set assomiasi type memory. This has the advantage that it is possible to realize a branch bistry table consisting of a memory with a large capacity.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す図、第２図は分岐ヒス
トリテーブルの詳細な構成を示す図、第３図は第２図の
記憶部５０１および６０１の記憶形式を示す図、第４図
は第２図のテスト回路５０３−５０６の詳細な構成を示
す図、第５図は命令語の構成を示す図、第６図は第２図
のプライオリティ回路５０７の詳細な構成を示す図、第
７図は第」図のレジスタ４１７−４１９の格納形式を示
す図、第８図は第１図の予測確認回路４２０の詳細な構
成を示す図、第９図は第１図の命令記憶回路４０８にお
ける命令と分岐ヒストリテーブル４１０における分岐情
報との対応関係を説明するだめの図、第１０図は第９図
のテーブル４１０による命令先取シ動作を説明するだめ
の図、第１１図は予測失敗時における命令先取り動作開
始までの動作を説明するための図、第１２図は第１図の
命令先取り制御回路の詳細な構成を示す図、第１３図は
命令の処理の流れの概要を示す図、第１４図および第１
５図は従来の予測方式を用いた命令の処理の流れを示す
図、第１６図は本発明において、分岐命令の予測が的中
したときの命令の処理の流れを示す図、および第１７図
は本発明に２いて分岐命令の予測が失敗したときの命令
の処理の流れを示す図である。 第１図から第１７図において、４０１・・・命令アドレ
ス生成回路、４０２・・・命令アドレス変換回路、４０
３・・・命令解読回路、４０４・・・オペランドアドレ
ス生成回路、４０５・・・オペランドアドレス変換回路
、４０６・・・オペランド読出し回路、４０７・・・命
令実行回路、４０８・・・命令記憶回路、４０９・・・
命令バッファ、４１０・・・分岐ヒストリテーブル’（
ＢＨＴ）、４１１・・・命令アドレスレジスタ（ＩＡＲ
）、４１２・・・命令アドレス加算回路、４１３・・・
分岐情報バッファ、４１４・・・命令整列回路、４１５
・・・分岐情報切換回路、４１６・・・分岐情報レジス
タ（Ｑａｏ）、４１７・・・分岐情報レジスタ（ＱＲｔ
）、４１８・・・分岐情報レジスタ（ＱＲ２）、４１９
・・・分岐情報レジスタ（ＱＲ３）、４２０・・・予測
確認回路、４２１・・・アドレス生成回路、４２２・・
・選択回路、４２３・・・レジスタ（ＶｖＲ）、４２４
・・・命令先取り制御回路、４２５・・・フリップフロ
ップ、５０１．５０２・・・記憶部、５０３，５０４，
５０５，５０６・・・テスト回路、５０７・・・プライ
オリティ回路、５０８・・・選択回路、５０９・・・オ
ア回路。 代理人　弁理士　　内　原　　　晋 ４１ ４０２　　　　　口 第１ｆ　図 第１２図 第１３　ｌ２Ｉ） ｌ　ｆｏｌ　ｉｔ　ｌ　ｌ２Ｉ　ｔａ１ｔφ１む１ｔ１
呑７１ｔ−ａ＋第１４図 １ｆｏｌｉｘ　乙２１ｔ３１　ｔ４１び１ｈ１７７Ｉｔ
ａ１ｔｏ　　ｔｔ　　ｔ２　　／：、３　　ｔ４ｔｓ　
　ｔｂＸ″−＼ ８／　　　Ａｆ １ｉ２１ｔ３１１−４１１−５１　　を乙’ｊ７’　Ｌ
８’「［ ローＳ 第１７　図FIG. 1 is a diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing the detailed structure of a branch history table, FIG. 3 is a diagram showing the storage format of the storage units 501 and 601 in FIG. 4 shows a detailed configuration of the test circuits 503-506 in FIG. 2, FIG. 5 shows a command word configuration, and FIG. 6 shows a detailed configuration of the priority circuit 507 in FIG. 2. , FIG. 7 is a diagram showing the storage format of the registers 417 to 419 in FIG. 1, FIG. 8 is a diagram showing the detailed configuration of the prediction confirmation circuit 420 in FIG. FIG. 10 is a diagram for explaining the correspondence between instructions in the circuit 408 and branch information in the branch history table 410. FIG. 10 is a diagram for explaining the instruction preemption operation by the table 410 in FIG. 9. FIG. 11 is a diagram for explaining the prediction. 12 is a diagram showing the detailed configuration of the instruction prefetch control circuit in FIG. 1. FIG. 13 is an overview of the instruction processing flow. Figures 14 and 1
FIG. 5 is a diagram showing the flow of instruction processing using the conventional prediction method, FIG. 16 is a diagram showing the flow of instruction processing when the prediction of a branch instruction is correct in the present invention, and FIG. FIG. 2 is a diagram showing the flow of instruction processing when prediction of a branch instruction fails in accordance with the second embodiment of the present invention. 1 to 17, 401...instruction address generation circuit, 402...instruction address conversion circuit, 40
3... Instruction decoding circuit, 404... Operand address generation circuit, 405... Operand address conversion circuit, 406... Operand reading circuit, 407... Instruction execution circuit, 408... Instruction storage circuit, 409...
Instruction buffer, 410...Branch history table' (
BHT), 411...Instruction address register (IAR
), 412... instruction address addition circuit, 413...
Branch information buffer, 414...Instruction alignment circuit, 415
... Branch information switching circuit, 416... Branch information register (Qao), 417... Branch information register (QRt
), 418...Branch information register (QR2), 419
...Branch information register (QR3), 420...Prediction confirmation circuit, 421...Address generation circuit, 422...
・Selection circuit, 423...Register (VvR), 424
...Instruction prefetch control circuit, 425...Flip-flop, 501.502...Storage unit, 503, 504,
505, 506... Test circuit, 507... Priority circuit, 508... Selection circuit, 509... OR circuit. Agent Patent Attorney Susumu Uchihara 41 402 Mouth 1f Figure 12 Figure 13 l2I) l fol it l l2I ta1tφ1mm1t1
Drink 71t-a + Fig. 14 1folix Otsu 21t31 t41 and 1h177It
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tbX″-＼ 8/ Af 1i21t311-411-51 Otsu'j7' L
8' ``[ Low S Figure 17

Claims (1)

【特許請求の範囲】 分岐命令のアドレスを指定する情報と、該分岐先アドレ
スを指定する情報を含む分岐情報とを対にして複数対記
憶する分岐ヒストリテーブル手段と、 命令先取多動作の際に該命令先取多動作において先取シ
されるべき分岐命令のアドレスを指定する情報が前記分
岐ヒストリテーブル手段に登録されているか否かを調べ
る点検手段と、この点検手段による前記登録の判明に応
答して該分岐ヒストリテーブル手段から前記先取シされ
るべき分岐命令に対応する分岐情報を読み出し該分岐情
報に従い、次の命令先取り動作を開始するように制御す
る制御手段と、 アドレス空間上のブロックを単位とし、あらかじめ定め
たセット数およびあらかじめ定めたレベル数を有し、分
岐命令の命令アドレスの一部を保持するディレクトリ記
憶手段と、前記ディレクトリ記憶手段の記憶内容に対応
する分岐情報を格納するデータ記憶手段とを備えたこと
を特徴とするセットアソシアティブ型分岐ヒストリテー
ブルを有する命令先取シ装置。[Scope of Claims] Branch history table means for storing a plurality of pairs of information specifying the address of a branch instruction and branch information including information specifying the branch destination address; Checking means for checking whether information specifying the address of a branch instruction to be preempted in the instruction prefetching multiple operation is registered in the branch history table means, and in response to the confirmation of the registration by the checking means. control means for reading out branch information corresponding to the branch instruction to be preempted from the branch history table means and controlling to start the next instruction prefetching operation according to the branch information; , a directory storage means that has a predetermined number of sets and a predetermined number of levels and holds a part of instruction addresses of branch instructions, and a data storage means that stores branch information corresponding to the storage contents of the directory storage means. An instruction prefetching device having a set associative branch history table.