JPH046983B2

JPH046983B2 -

Info

Publication number: JPH046983B2
Application number: JP59021114A
Authority: JP
Inventors: Toshiteru Shibuya
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-02-08
Filing date: 1984-02-08
Publication date: 1992-02-07
Also published as: JPS60164842A

Description

【発明の詳細な説明】発明の属する技術分野本発明はデータ処理システムの命令シーケンス
のステツプに含まれる分岐条件判定ステツプ実行
処理に先立つて判定結果を予測しつつ次の命令の
先取りを行なう命令先取装置に関する。

従来技術少なくとも１個の分岐命令を含む命令群が記憶
装置に命令シーケンスの形で格納されているデー
タ処理システムにおいては、このような命令シー
ケンスの実行は、次のように行なわれる。

まず、前記記憶装置の分岐元アドレスに分岐命
令が格納される。次に、この分岐命令に引き続い
て実行される命令が先取りされる。このあと、分
岐命令が実行され、この実行結果により次に実行
される命令が明らかになる。このようなシステム
は米国特許4200927号に提案されている。しかし、
このシステムでは、分岐命令先取り制御において
実行結果の判別時まで命令先取り制御を停止させ
ると、処理の迅速化が妨げられる。

この欠点の除去のため、分岐命令の実行結果を
予め予測しこの予測に従つて命令先取りを行なう
方式が提案されている。この予測が正しく行なわ
れたときには、データ処理システムは処理時間の
少ない遅れで稼働する。例えば、そのような従来
の予測方式としては次の３つの方式がある。第１
の予測方式では、全ての分岐命令の分岐先方向が
成功側または不成功側のいずれか一方のみに予測
されている。

他の１つの予測方式では、過去の事実に基づい
て分岐先方向を予測する。すなわち、同じ分岐命
令の過去の実行結果において分岐先がすでに明ら
かにされているという事実を用いてこの結果に基
づいて予測を行なうことにより予測的中率を高め
ている。このような予測方式はApril 1978 IEEE
COMPUTER「Component Progress；Its
Effecton High−Speed Computer
Arvhitecture and Machine Organization」に
考え方が示されており、具体的な構成を示したも
のとしては、特開昭57−76638号公報が存在する。

さらにもう１つの予測方式では、分岐命令に対
応して分岐の方向を予測する分岐指示フラグを多
数用意し分岐命令の発生に応答しこれら分岐指示
フラグを参照することにより分岐先を予測してい
る。この例の詳細は特開昭53−74857号公報を参
照できる。しかし、上述の３つのいずれの予測方
式においても分岐命令の読出し、解読が必要不可
欠であり、予測的中にもかかわらずこれらの読出
しおよび解読動作分だけ処理が遅れるという欠点
がある。

この欠点を除去する予測方式が特開昭57−
59253号公報に示されている。この方式では、主
記憶装置の命令部の写しである命令キヤツシユメ
モリのブロツクに対応して該ブロツク中に含まれ
る分岐命令の分岐先アドレスを、該ブロツクの次
にフエツチされるべきブロツクのアドレスとして
記憶手段に保持している。命令先取り動作におい
て、命令キヤツシユメモリへのアクセスと同時に
前記記憶装置手段をアクセスして前記分岐先アド
レスを読出し、読み出された分岐先アドレスによ
り先取りすべき命令のアドレスを決定している点
において、この方式は上述の従来の３つの予測方
式と異なり処理の迅速化に有効である。しかし、
この方式では、命令キヤツシユメモリのブロツク
対応で予測するため、該ブロツクに分岐命令が複
数個存在するときにはそのそれぞれの分岐命令に
対応して予測を行なうことができない。この結
果、精度の粗い予測的中率しか得られないという
欠点がある。

発明の目的本発明の目的は上述の欠点を除去するようにし
た命令先取り装置を提供することにある。

発明の構成本発明の命令先取り装置は、読み出された命令
を順次実行する命令実行手段と、分岐命令のアド
レスを指定する情報と該分岐命令の分岐先アドレ
スを含む分岐情報とを対にして複数対記憶する分
岐ヒストリテーブル手段と、命令先取り動作を行
う際に、該命令先取り動作において先取りされる
分岐命令のアドレスを指定する情報が前記分岐ヒ
ストリテーブル手段に登録されているか否かを調
べる点検手段と、該点検手段による登録の判明に
応答して前記分岐ヒストリテーブル手段から対応
する分岐情報を読出し該分岐情報に従つて命令先
取り動作を継続せしめるよう制御する命令先取り
制御手段と、分岐命令の実行結果と該分岐命令に
対応する前記分岐ヒストリテーブル手段の前記分
岐情報とが一致するか否かを判別する第１の判別
手段と、該分岐命令が計数分岐命令であるか否か
を判別する第２の判別手段と、前記命令実行手段
で該計数分岐命令が分岐を行なつたか否かを判別
する第３の判別手段と、前記第１の判別手段にお
ける判別結果が一致を示すとき前記分岐ヒストリ
テーブル手段の前記分岐命令に対応する分岐情報
の変更を行わない第１の制御と、前記第１、第２
および第３の判別結果に応じて第１の判別結果が
不一致を示しかつ第２の判別結果が計数分岐命令
を示しかつ第３の判別結果が命令実行手段で該計
数分岐命令が分岐を行わなかつたことを示すとき
前記分岐ヒストリテーブル手段の該計数分岐命令
に対応する分岐情報の変更を行わない第２の制御
と、第１の判別結果が不一致を示しかつ第２の判
別結果が計数分岐命令でないことを示すとき前記
分岐ヒストリテーブル手段の該分岐命令に対応す
る分岐情報を該分岐命令の実行結果に基づいて更
新する第３の制御と、第１の判別結果が不一致を
示しかつ第２の判別結果が計数分岐命令を示しか
つ第３の判別結果が命令実行手段で該計数分岐命
令が分岐を行なつたことを示すとき前記分岐ヒス
トリテーブル手段の該計数分岐命令に対応する分
岐情報を該計数分岐命令の実行結果に基づいて更
新する第４の制御とを行なう更新制御手段とを備
えている。

発明の原理と作用本発明の特徴は分岐命令の実行における分岐方
向に加えて分岐先アドレスがその同じ分岐命令の
過去の結果の把握により比較的高い的中率で予測
可能であるという事実と、ループ回数を管理する
ために同じ計数分岐命令（以下BCT命令と呼ぶ）
を多数回繰返すようなループを構成するプログラ
ムにおいてループから脱出する際のBCT命令は
途中のBCT命令とは分岐方向が異なるという事
実と、脱出したループに再び入つた時のBCT命
令は、ループを脱出する時のBCT命令とは、分
岐方向が異なるという事実に基いて装置が動作す
ることにある。

発明の実施例次に本発明の一実施例を図面を参照して詳細に
説明する。第１図を参照すると本発明の一実施例
は、命令アドレス生成回路４０１、命令アドレス
変換回路４０２、命令解読回路４０３、オペラン
ドアドレス生成回路４０４、オペランドアドレス
変換回路４０５、オペランド記憶回路を有するオ
ペランド読出し回路４０６、命令実行回路４０
７、命令記憶回路４０８、命令バツフア４０９、
分岐ヒストリテーブル（BHT）４１０、命令ア
ドレスレジスタ４１１、命令アドレス加算回路４
１２、分岐情報バツフア４１３、命令整列回路４
１４、分岐情報切換回路４１５、分岐情報レジス
タ４１６，４１７，４１８、および４１９、予測
確認回路４２０、アドレス生成回路４２１、選択
回路４２２、レジスタ４２３、命令先取り制御回
路４２４およびフリツプフロツプ４２５から構成
されている。

命令記憶回路４０８およびオペランド読出し回
路４０６内のオペランド記憶回路はともに主記憶
装置そのものであつてもよく、さらに命令記憶回
路４０８が主記憶装置の命令部の一部の写しであ
る命令キヤツシユメモリ、前記オペランド記憶回
路が主記憶装置のオペランド部の一部の写しであ
るオペランドキヤツシユメモリとして構成されう
る。前記命令キヤツシユメモリおよびオペランド
キヤツシユメモリの詳細は、特開昭56−87282号
公報を参照できる。

本発明は前述の命令の処理単位に対応した装置
構成を必ずしも有する必要はなく、例えば、命令
アドレス生成回路４０１とオペランドアドレス生
成回路４０４、命令アドレス変換回路４０５、命
令記憶回路４０８とオペランド読出し回路４０６
内の記憶回路が共用されたコンピユータシステム
においても適用され得る。

第１図において前記分岐ヒストリテーブル
（BHT）４１０は分岐命令のアドレスを指定する
情報と該分岐命令の実行の予測としての分岐成否
フラグと分岐先アドレスとを第３図に示すように
対にして記憶している。前記命令記憶回路４０８
に対する前記命令アドレスレジスタ（IAR）４１
１は、命令読出しのリクエストアドレスを保持し
て命令の読出し動作を実行する。

さらに前記命令アドレスレジスタ４１１
（IAR）は分岐ヒストリテーブル４１０（BHT）
および命令アドレス加算回路４１２に信号線１０
１を介して接続されている。前記レジスタ４１１
の内容は該分岐ヒストリテーブル４１０（BAT）
を索引し読出されるべき命令のアドレスがそれに
登録されているか否かを示す信号を信号線１０６
に出力する。登録されていれば対応する分岐先ア
ドレスが信号線１０５に読出される。登録されて
いなければ前記命令アドレス加算回路４１２によ
り後続の命令語の命令先取りのためのアドレスが
生成される。

前記命令アドレス加算回路４１２は１回のリク
エストで読出される命令語を8Byteと仮定したと
きに“IAR＋８”を出力１０７に生成する回路で
ある。前記命令バツフア４０９は、命令記憶回路
４０８から読出された8Byteの先取り命令語を蓄
積し命令処理部への命令の供給における待行列
（Queue）を形成する。前記命令整列回路４１４
は、命令バツフア４０９が空のとき信号線１０２
を介して命令記憶回路４０８から読出される
8Byteの命令語に応答して前記命令バツフア４０
９が空でないとき信号線１０３を介して前記命令
バツフアに貯えられる8Byteの命令語に応答して
命令を抽出して信号線１０４を介して命令解読回
路４０３に命令を供給する回路である。

命令解読回路４０３は、信号線１０４を介して
命令語が与えられると、その命令語長と、その命
令語がBCT命令であるか否かを信号線１２６に
より分岐情報レジスタ４１７に報告する機能を有
する。前記分岐情報バツフア４１３は、前記命令
バツフア４０９に格納される命令語に対して用意
されておりその命令語中に分岐成功と予測された
分岐命令が存在すれば、第７図に示す該分岐命令
の分岐情報を格納する回路であり、分岐命令のア
ドレスは信号線１０１を介してまた分岐情報とし
ての分岐先アドレスおよびＶビツトは分岐ヒスト
リテーブル４１０（BHT）から信号線１０５を
介してそれぞれセツトされ、分岐成功と予測され
た分岐命令が存在しなければ、Ｖビツトは０に、
分岐命令のアドレスは信号線１０１を介してそれ
ぞれセツトされる。前記分岐情報切替回路４１５
は、命令バツフア４０９が空のとき信号線１０１
および１０５を介して与えられる前記分岐情報を
そうでないときに前記分岐情報バツフア４１３を
介して与えられる前記分岐情報をそれぞれ出力す
る。前記レジスタ４１６，４１７および４１８は
それぞれ分岐命令の命令解読、命令アドレス生
成、アドレス変換の各処理ステージに対応しその
分岐情報を保持する。前記分岐情報レジスタ４１
９はその分岐先アドレス部を該分岐命令の実行に
よつて生成される実際の分岐アドレスに置き換え
て保持するレジスタである。レジスタ４１７，４
１８および４１９は第８図に示す分岐情報を保持
する。前記予測確認回路４２０は分岐命令の実行
によつて生成される実際の分岐先アドレス、およ
び分岐成否結果と、前記分岐情報レジスタ４１８
に保持される該分岐命令の予測情報との一致をと
る回路である。前記アドレス生成回路４２１は前
記分岐情報レジスタ４１９に保持される分岐命令
のアドレスと該分岐命令自身の命令語長とを加算
し分岐NOGO側の命令の命令アドレスを生成す
る。前記選択回路４２２は分岐命令の成否信号線
１１０の状態に応答して該信号線の状態が分岐
GOを示すとき線１１５を介して与えられる前記
分岐情報レジスタ４１９に保持される分岐先アド
レス部の出力を選択し、前記信号線の状態が分岐
NOGOを示すとき信号線１１６を介して与えら
れる前記アドレス生成回路４２１の出力を選択
し、信号線１１３を介して該選択回路４２２の出
力をレジスタ４２３と命令アドレスレジスタ
（IAR）４１１とに供給する。前記レジスタ４２
３は分岐命令の予測が失敗したとき分岐ヒストリ
テーブル４１０（BHT）を更新するためのもの
であり、さらに信号線１１７を介して命令アドレ
スレジスタ４１１（IAR）に命令先取りのための
新たなアドレスを供給する。前記命令先取り制御
回路４２４は線１０６を介して分岐ヒストリテー
ブル４１０（BHT）から与えられる分岐予測信
号および予測確認回路から線１１２を介して与え
られる予測成否信号に基づいて命令アドレスレジ
スタ４１１（IAR）の入力を制御する回路であ
る。

次に前記分岐ヒストリテーブル４１０
（BHT）、前記予測確認回路４２０および前記命
令先取り制御回路４２４の詳細なブロツク図とタ
イムチヤートを参照しながら本実施例の動作を詳
細に説明する。

第２図を参照すると、前記分岐ヒストリテーブ
ル４１０（BHT）は、デイレクトリ記憶部５０
１、データ記憶部５０２、テスト回路５０３，５
０４，５０５，および５０６、プライオリテイ回
路５０７、レベル選択回路５０８、およびオア回
路５０９を備えている。前記記憶部５０１および
５０２は、１回のリクエストに対して命令記憶回
路４０８から読出される命令語の単位をブロツク
の単位とし、セツト数ｍ、レベル数ｎの記憶部で
ある。

第３図を参照すると、記憶部５０１には分岐命
令の命令アドレスの一部とその内容が有効か否か
を示すＶビツトが格納され記憶部５０２には分岐
先アドレスの実アドレスが格納されている。前記
Ｖビツトは対応する分岐ヒストリテーブル
（BHT）４１０のワードの有効性を示すと同時に
該分岐命令の実行の予測としての分岐成否フラグ
の機能を有する。

この分岐ヒストリテーブル（BHT）４１０へ
の索引は以下のようなセツトアソシアテイブ法に
よつて行われる。

第２図に示される前記テスト回路５０３，５０
４，５０５，および５０６はテーブル４１０の各
レベルに対応して命令アドレスレジスタ４１１
（IAR）に保持されるリクエストアドレスが各レ
ベルのBHT−AAi（ｉはレベルに対応するサフイ
クスを示す）に登録されているか否かを示す信号
を信号線１３０，１３１，１３２，１３３に出力
する。第４図を参照すると、前記テスト回路５０
３，５０４，５０５および５０６のそれぞれは、
一致回路７０１および大小比較回路７０２から構
成されている。

前記一致回路７０１では、命令アドレスレジス
タ（IAR）４１１に保持されるリクエストアドレ
スの一部IAR（：18−28）をセツトアドレスとし
て読出された記憶部５０１の各レベルの内容と前
記レジスタ４１１の内容IAR（：４−17）とが比
較され、等しいアドレスが存在するか否かを検出
する。該一致回路７０１の出力により命令アドレ
スレジスタ（IAR）４１１に保持されるリクエス
トアドレスで読出されるべき命令語の8Byteブロ
ツク中にすでに分岐ヒストリテーブル（BHT）
４１０に登録された分岐命令が存在するか否か
が、判明する。しかしリクエストアドレスとそれ
が読出すべき分岐命令との対応をとるには上記一
致検出のみでは不十分である。第５図を参照する
と、１回のリクエストで読出される8Byteの命令
語のブロツク中に2Byte命令BC₀，Ａ，BC₁，
BC₂の４個の命令が存在する。命令BC₀，BC₁，
BC₂がともに分岐成功と予測された分岐命令であ
るときには、各々の分岐命令はともにそのアドレ
スの一部が記憶部（BHT−AA）５０１に登録
される。このとき他の分岐命令から命令Ａに分岐
して命令Ａのアドレス〈Ａ〉が前記命令語のブロ
ツクを読出すためのリクエストアドレスとして命
令アドレスレジスタ（IAR）４１１に保持される
ときには、分岐ヒストリテーブル（BHT）４１
０から読出されるべき分岐命令の情報は命令の実
行の経路から分岐命令BC₁の情報でなければなら
ない。

従つて前記レジスタ（IAR）４１１に保持され
るリクエストアドレスと前記記憶部（BHT−
AAi）５０１に保持される分岐命令のアドレスと
の関係が上記の一致条件とともに次の関係が成立
するとき、対応するレベルのBHT−HITi信号が
生成される。この信号は線１３０−１３３を介し
てオア回路５０９に与えられ、該BHT−HITi信
号のオア信号が線１０６を介して出力され分岐予
測信号（BHT−HITとなる。

BHT−HITi＝｛IAR（：４−17）＝BHT−AAi （：４−17）｝ ∩｛IAR（：29，30）≦BHT−AAi （：29，30）｝ ∩BHT−AAi（Ｖ）再び第４図を参照すると、前記大小比較回路
は、この条件を実現する回路である。

さらに前記信号BHT−HITiの条件が２ケ以上
のレベルにおいて成立したとき記憶部５０１の対
応するレベル（BHT−AAi）に保持される分岐
命令のアドレスの8Byteブロツク内アドレス
BHT−AAi（：29，30）の値の最も小さいレベル
が選択される必要がある。再び第５図を参照する
と、命令BC₁およびBC₂の分岐命令関係情報が格
納される分岐ヒストリーテーブル４１０のレベル
で前記信号BHT−HITi条件が共に成立する。こ
のとき命令の実行の経路から命令BC₁に対するレ
ベルが選択される必要がある。

前記プライオリテイ回路５０７は、前記信号
BHT−HITiの２ケ以上の成立に対するものであ
り、この出力により記憶部BHT−DA502のセツ
トアドレスIAR（：18−28）で示されるエントリ
の分岐先アドレスがレベル選択回路５０８を介し
て読出される。

第６図を参照すると、前記プライオリテイ回路
５０７はアンド回路群６０１−６０４およびオア
回路群６０５−６０８から構成されている。前記
アンド回路群６０１−６０４はｎ＋１個並列に配
置されている。前記第２図におけるレベル選択回
路５０８のｎケのレベルの選択信号は第６図にお
ける信号V₀，V₁，V₂，V₃により以下のように与
えられる。

V₀のとき V₀L₀，V₀L₁，……，V₀L_o ₀・V₁のとき V₁L₀，V₁L₁，……，V₁L_o ₀・₁・V₂ V₂L₀，V₂L₁，……，V₂L_o ₀・₁・₂・V₃のとき V₃L₀，V₃L₁，……，
V₃L_o 以上のようにして第２図におけるレベル選択回
路５０８から読出された分岐情報は第１図の命令
記憶回路４０８から読出される命令と対応づける
ことが可能である。

第１０図には、命令記憶回路４０８における命
令と分岐ヒストリテーブル（BHT）４１０にお
ける分岐情報の上記対応関係が示されている。命
令の実行順序が命令A₀、分岐命令BC₀，B₁，
BC₁，B₂，B₃，BC₂，C₁，C₂……と予測された
場合である。なお、〈Ａ〉はＡ命令のアドレスを、
BCjは分岐命令をそれぞれ示す。

第１１図を参照すると、前記第１０図に示した
分岐ヒストリテーブルBHT４１０による命令先
取り動作は次のようにされる。リクエストアドレ
スの命令アドレスレジスタ４１１のセツトに応答
して命令記憶回路４０８から命令語が読出され、
これと同時にテーブルBHT４１０が索引される。
信号線１０６を介してBHT−HIT信号が出力さ
れると記憶部BHT−DA５０２の分岐先アドレ
ス〈B₁〉がアドレスレジスタ４１１にセツトさ
れ、次の命令先取りが行われる。前記信号線１０
６を介してBHT−HIT信号が出力されないとき
には命令アドレス加算回路４１２に命令Ａの８バ
イト境界弁アドレス〈Ａ〉が与えられ、「８」加
算されたアドレスが出力され、次の命令先取りが
逐次行われる。

以上の命令の先取りに従えば命令記憶回路４０
８から読出される命令語は、テーブルBHT４１
０の内容による予測に従つて順次読出され、命令
バツフア４０９には予測された命令の実行順に格
納することが可能である。

このときたとえ信号BHT−HITが出力されて
も分岐予測方向と反対側の命令先取り動作を一部
行わせしめた後に分岐予測方向の命令先取り動作
を行つてもよい。

以上のようにして命令先取りされた命令が分岐
命令で第１図の命令整列回路４１４により命令解
読回路４０３に導かれたとき同時に該分岐命令に
対応する分岐情報が最初の分岐情報レジスタ４１
６（QR₀）にセツトされる。

以降前記分岐命令の進行に伴い前記命令解読、
アドレス変換に対応して前記分岐情報が第２およ
び第３の分岐情報レジスタ４１７（QR₁）および
４１８（QR₂）に転送される。そして前記分岐命
令の実行によつて生成される実際の分岐命令の生
成結果と前記分岐情報レジスタ４１８（QR₂）に
保持される該分岐命令の予測情報との一致が予測
確認回路４２０によりチエツクされる。第９図を
参照すると、前記予測確認回路４２０は一致回路
８０１、フリツプフロツプ８０２および８０３、
真偽回路８０４−８０７、アンド回路８０８−８
１３、およびオア回路８１４から構成されてい
る。前記一致回路８０１には分岐命令の実行によ
り生成された分岐先アドレスの実アドレスが命令
アドレス変換回路４０２から信号線１０９を介し
て与えられるとともに、分岐情報レジスタ４１８
（QR₂）から予測された分岐先が信号線１０８を
介して与えられる。前記一致回路８０１では両者
の一致、不一致が判定され、判定結果は前記フリ
ツプフロツプ８０２にセツトされる。前記レジス
タ４１８から線１０８を介して与えられるＶビツ
トは前記フリツプフロツプ８０３にセツトされ
る。

命令実行回路４０７から信号線１１０を介して
与えられる分岐の成否信号、レジスタ４１９から
信号線１３０を介して与えられるBCTビツト、
および前記フリツプフロツプ８０２および８０３
から真偽回路８０４−８０７、アンド回路８０８
−８１３を通して、Ｖビツトが０、すなわち、分
岐NOGO予測であつて実際の分岐成否結果がGO
であつた場合の予測NOGO失敗信号と、Ｖビツ
トが１、すなわち、分岐GO予測であつて分岐先
アドレスも一致していたにもかかわらず実際の分
岐成否結果がNOGOであつた場合の予測GO失敗
信号と、分岐GO予測であつて分岐先アドレスが
一致していなかつた場合の予測アドレス失敗信号
とが、BCT命令については、それぞれアンド回
路８０８，８０９および８１０で生成される。
BCT命令以外の分岐命令については、それぞれ
アンド回路８１１，８１２および８１３で生成さ
れる。さらに、アンド回路８０８，８１０，８１
１，８１２および８１３の生成する予測失敗信号
は、オア回路８１４で論理和がとられ、分岐予測
失敗信号として信号線１１２に出力される。アン
ド回路８０９の生成する予測失敗信号は、BCT
GO予測失敗信号として信号線１３１に出力され
る。従つて、BCT命令において分岐GO予測であ
つて、分岐先アドレスが一致していたにもかかわ
らず、予測GO失敗であつた場合には信号線１３
１にBCTGO予測失敗信号が出力され、それ以外
の予測失敗の場合には信号線１１２に分岐失敗信
号が出力される。

第１図および第１２図を参照すると、分岐情報
レジスタ４１９（QR₃）の分岐先アドレス部には
前記命令アドレス変換回路４０２から新たに生成
される分岐先アドレスがセツトされる。また前記
分岐情報レジスタ４１９（QR₃）の分岐命令BC₁
のアドレス部の内容と該分岐命令BC₁自身の命令
語長部の内容とがアドレス生成回路４２１により
加算され分岐NOGO側の命令の命令アドレスが
生成される。

そして分岐命令BC₁の実際の実行により分岐
GOならば前記分岐情報レジスタ４１９（QR₃）
から線１１５を介して与えられる分岐先アドレス
部の出力〈D₁〉が、分岐NOGOならば線１１６
を介して与えられる前記アドレス生成回路４２１
の出力〈B₂〉が選択回路４２２により選択され
る。前記分岐命令BC₁の分岐予測失敗信号１１２
が予測確認回路４２０から発生したとき該選択回
路４２２の出力〈D₁〉が線１１３を介してレジ
スタ４２３（WR）にセツトされる。

一方、分岐情報レジスタ４１９（QR₃）の分岐
命令のアドレス〈BC₁〉は信号線１１４を介して
命令アドレスレジスタ４１１（IAR）にセツトさ
れる。このアドレスは該分岐命令に対応する分岐
ヒストリテーブル４１０（BHT）の更新のため
線１０１を介して該テーブル４１０にライトアド
レスとして供給される。前記分岐予測失敗信号１
１２の出力がフリツプフロツプ４２５に与えら
れ、この出力が指示パルスとして線１１９を介し
て分岐ヒストリテーブル４０１に与えられる。こ
の出力に応答して分岐命令の次の命令先取り時の
ための分岐予測情報の更新が行なわれる。この更
新は本実施例では予測NOGO失敗のとき前記レ
ジスタ４２３（WR）に保持される新たな分岐先
アドレスで行なわれ、予測GO失敗のときはＶビ
ツトをリセツトするように行われるが分岐予測情
報の更新におけるアルゴリズムを用いて他の方法
により行なつても差しつかえない。

予測失敗したとき予測側に後続する命令の動作
はすべてキヤンセルされ、前記レジスタ４２３
（WR）に保持される新たなリクエストアドレス
が分岐ヒストリテーブル４１０（BHT）の更新
後に命令アドレスレジスタ４１１（IAR）に供給
され改めて命令の取出しが開始される。

第１３図を参照すると、第１２図における分岐
命令BC₁と同様にBCT命令、BCT₁の実際の分岐
先アドレスが命令アドレス変換回路４０２で生成
され、分岐情報レジスタ４１９にセツトされる。
さらに、前記レジスタ４１９の保持するBCT₁自
身のアドレスと、命令語長がアドレス生成回路４
２１で加算され分岐NOGO側のBCT₁の次の命令
のアドレス〈Ｂ３〉が生成される。

BCT命令BCT₁の実際の実行により、命令実行
回路４０７より信号線１１０に出力される分岐成
否信号に応じて前記レジスタ４１９の保持する
GO側分岐先アドレス〈Ｄ２〉、または前記アド
レス生成回路４２１の出力するNOGO側分岐先
アドレス〈Ｂ３〉が選択回路４２２により選択さ
れる。

前記予測確認回路４２０より、信号線１３１の
BCT GO予測失敗信号が出力されると、前記選
択回路４２２の出力は、信号線１１３を介してレ
ジスタ４２３と、命令アドレスレジスタ（2AR）
４１１に同時にセツトされる。しかし、分岐ヒス
トリテーブル４１０への指示パルスは信号線１１
９に出力されないので、前記テーブル４１０の予
測情報の更新は行なわれず、すぐ、失敗した命令
の取り出しが実行される。

第１４図を参照すると、前記命令先取り制御回
路４２４はフリツプフロツプ１２０１、真偽回路
１２０２−１２０５およびアンド回路１２０６か
ら構成されている。前記フリツプフロツプ１２０
１は前記分岐予測失敗信号１１２を１マシンサイ
クル保持するためのフリツプフロツプである。こ
の回路４２４の出力はアドレスレジスタ４１１の
前段にあるセレクタの選択指示信号となる。この
選択指示信号は、前記命令アドレス加算回路４１
２の出力、前記レジスタ４２３の出力、前記テー
ブル４１０の出力、分岐情報レジスタ４１９の出
力および選択回路４２２の出力のうちのどれを選
択するかを指示するための信号である。

なお、この命令先取り制御回路４２４の制御に
より分岐予測が的中したときには後述する第１８
図の命令処理が行なわれ、BCT命令の分岐GO予
測が失敗したときには後述する第２０図の命令処
理が行なわれ、それ以外の分岐予測が失敗したと
きには後述する第１９図の命令処理が行なわれ
る。前記命令アドレス加算回路４１２は分岐
NOGO側の命令の先取りを行うためのアドレス
生成を行う。このときアドレスは実アドレスで加
算が行われるために、例えば、ページングを行う
コンピユータシステムにおいて前記アドレス加算
がページ境界を越えた場合アドレス変換を改めて
やり直す必要が生じる。

このために前記命令アドレス加算回路４１２に
ページ境界越え検出回路を設け該検出回路により
ページ境界越えが生じた場合信号線１１８により
命令アドレス生成回路１を起動し命令先取り動作
を改めて命令アドレス生成回路（IA）４０１及
び命令アドレス変換回路（IT）４０２から行う
ように制御すればよい。

ここで問題となるのはあらたに分岐ヒストリテ
ーブルBHT４１０に前記命令アドレス情報を登
録するとき既存のどの部分に格納された命令アド
レス情報を追い出すかである。

この方法としては使われた順序、すなわち最も
古く使われたものから順に追い出す法LRU
（Least Recently Used）、情報が入つた順序、す
なわち最も古く入つたものから順に追い出す方法
FIFO（First In First Out）等があるがどちらを
用いてもよい。

発明の効果次に本発明の効果を第１５図から第２１図を参
照しながら詳細に説明する。

第１５図を参照すると、命令の処理は一般的に
次の８つの処理単位に分けられる。

(1) IAステージ：実行すべき命令の命令アドレ
ス（論理アドレス）が生成される。

(2) ITステージ：生成された命令アドレスのア
ドレス変換が行われる。

(3) ICステージ：変換された命令の実アドレス
で記憶装置から命令が読出される。

(4) IDステージ：読出された命令が解読される。

(5) OAステージ：解読された命令のオペランド
アドレス（論理アドレス）が生成される。

(6) OTステージ：生成されたオペランドアドレ
スのアドレス変換が行なわれる。

(7) OCステージ：変換されたオペランドの実ア
ドレスで記憶装置からオペランドが読出され
る。

(8) EXステージ：命令が実行される。

上述のITステージおよびOTステージのアドレ
ス変換においてアドレス変換バツフアを設け必要
な変換テーブルが該アドレス変換バツフアに存在
すれば上記アドレス変換処理は高速に実行し得
る。また、上述のICステージおよびOCステージ
の命令およびオペランドの読出し動作において主
記憶装置のデータの一部の写しを保持するキヤツ
シユメモリを設け必要な命令およびオペランドが
該キヤツシユメモリに存在すればICステージお
よびOCステージの処理は高速に行いうる。情報
処理システムは上述の各処理単位に対応したリソ
ースを必ずしも有する必要はない。しかし、説明
の簡単のためにここでは各処理単位にその機能を
果す回路があるものとする。上述のIT，OTおよ
びIC，OCの各ステージの高速処理が可能なとき
複数の命令の処理の流れを無駄なく実行する８段
のパイプライン制御が可能である。

このときの分岐命令を含む命令の処理の流れを
第１６図および第１７図を参照しながら説明す
る。

第１６図は分岐命令の命令先取りにおいて前述
のすべての分岐は“GO”であると予測した場合
の命令の処理の流れを示す。すなわち、命令A₀
は分岐命令BCの分岐条件を決定する命令で該分
岐条件は命令A₀の実行結果すなわち、時刻ｔ７
において決定される。分岐命令BCは時刻ｔ４に
おいて解読されると命令アドレスの生成回路を用
いて分岐命令B₁のアドレスを生成し以後B₁命令
を先取りするように動作する。時刻ｔ２，ｔ３，
およびｔ４には分岐NOGO側の後読命令Ａ１，
Ａ２，およびＡ３の命令先取りのためのアドレス
生成が開始される。時刻ｔ６およびｔ７には予測
動作としての分岐GO側の後続命令Ｂ２およびＢ
３の命令先取り動作が開始される。時刻ｔ７にお
いて分岐条件の判定結果により、時刻ｔ８以降は
正しい命令の処理の流れに従つて処理が継続され
る。

この場合、分岐命令の出現によるパイプライン
のロスサイクルは予測的中（分岐GO）のとき３サイクル予測失敗（分岐NOGO）のとき３サイクルである。

分岐GO率γ、予測的中率αとしたときこの場
合γ＝αであり予測的中率は５分５分である。従
つてγ＝α＝0.5であり１分岐命令当り平均的な
ロスサイクルは３×γ＋３×（１−γ）＝３サイクルである。

一方、第１７図は分岐命令の命令先取りにおい
て前述の同じ分岐命令の過去の結果に基づいて予
測を行つた場合の命令の処理の流れを示す。すな
わち、分岐命令BCは、時刻ｔ４において解読さ
れるとともに分岐命令のアドレステーブルを探索
しその有無によるかもしくは分岐指示フラグの指
示の予測により、分岐GO側の命令Ｂ１を先取り
するか分岐NOGO側の命令Ａ１を先取りするか
を決定する。前回と同様に時刻ｔ２，ｔ３および
ｔ４には分岐NOGO側の後続命令Ａ１，Ａ２お
よびＡ３の命令先取りのためのアドレス生成が開
始される。時刻ｔ６及びｔ７には予測による命令
先取りの後続命令Ｂ１およびＢ２もしくはＡ４お
よびＡ５の命令のアドレス生成が開始される。時
刻ｔ７において分岐条件の判定結果により時刻ｔ
８以降は正しい命令の処理の流れに従つて処理が
継続される。

この場合分岐命令の出現によるパイプラインの
ロスサイクルは分岐GOと予測して的中したとき３サイクル分岐NOGOと予測して的中したとき
０サイクル分岐GOと予測して失敗したとき３サイクル分岐NOGOと予測して失敗したとき
６サイクルである。従つて、分岐GO率γ＝0.5、予測的中率
α＝0.8と仮定したとき１分岐命令当りの平均的
なロスサイクルは３・γ・α＋０・(1-γ)・α＋３・γ・(1-α) ＋６・（１−γ）・（１−α）＝2.1サイクルを得る。

従つてこの従来の発明は同じ分岐命令の過去の
結果に基づいて予測を行つた場合高い予測的中率
を得るという原理を用いることにより常に分岐
GOと予測する第１６図に示す処理に比べ幾分の
改良がみられる。しかしこの改良された発明にお
いてもたとえ予測的中時分岐GOの場合は依然と
して３サイクルのロスサイクルを要することにな
りこれ以上短縮できない。従つて分岐命令が生じ
た場合たとえ予測が的中してもロスサイクルを生
じることになる。

第１８図、第１９図、および第２０図は本発明
による命令の処理の流れを示している。

本発明における命令の処理単位ICステージは
命令を記憶装置から読出す機能の他に、分岐ヒス
トリテーブルを索引し読出される命令のアドレス
が該分岐ヒストリテーブルに登録されているか否
かを検出し、登録されていれば対応する分岐情報
を読出し、登録されていなければ後続命令の命令
先取りのためのアドレスを生成する機能を有す
る。

第１８図および第１９図を参照すると、分岐命
令BCの時刻ｔ１における動作は次のようにして
行なわれる。まず、該分岐命令BCが命令キヤツ
シユメモリから読出されると同時に分岐ヒストリ
テーブルが索引される。該分岐命令BCの命令ア
ドレスが登録されていれば対応する分岐情報が読
出される。該分岐情報を分析した結果、分岐GO
側の予測として該分岐情報中に含まれる分岐先ア
ドレスにより分岐先命令Ｂ１の命令先取りを開始
するかもしくは分岐NOGO側の予測として分岐
NOGO側の命令Ａ１の命令アドレスを生成して
命令Ａ１の先取りを開始するかが決定される。以
降時刻ｔ５までは前記分岐命令BCの予測期間で
あり予測側の後続命令が先取りされ時刻ｔ５にお
いて分岐条件が決定される。予測的中時には第１
６図に示すようにパイプラインの流れは乱れを生
ずることなく処理が継続される。予測失敗時には
第１９図に示すように時刻ｔ６で前記分岐ヒスト
リテーブルの更新を行つた後に正しい命令の流れ
から命令の取出しを行うように制御される。この
場合分岐命令の出現によるパイプラインのロスサ
イクルは予測が的中したとき０サイクル予測が失敗したとき５サイクルである。予測的中率αはこの場合分岐方向だけで
なく分岐先アドレスをも予測することから分岐方
向だけの予測に比べ若干低くなるがその割合は
微々たるものである。従つて、予測的中率α＝
0.8として１分岐命令当りの平均的なロスサイク
ルは０・α＋５（１−α）＝１サイクルとなり従来技術に比べて格段に改良される。

第２０図を参照すると、BCT命令の分岐GO予
測が失敗した場合の実行のようすを示しており、
第１９図における分岐命令BCと同じように実行
されるが、時刻ｔ６において命令BCTは分岐ヒ
ストリテーブルを更新しないため、正しい命令の
取出しは時刻ｔ６より開始される。即ち、分岐予
測GO失敗時において、BCT命令は、BCT命令
以外の分岐命令よりも１サイクル早く実行され
る。

第２１図を参照すると、BCT命令をループ回
数を管理するために使用したループを構成するプ
ログラムの命令の流れが示してある。第２１図に
おいて命令BCTは、このループの中を実行して
いる間は、分岐ヒストリテーブルの保持するGO
側の分岐情報に従つて、分岐予測成功でロスサイ
クルなしに実行される。ループを脱出する際の命
令BCTはBCT GO予測失敗で、分岐ヒストリテ
ーブルの更新は行なわずに、すぐ失敗した命令の
取出しが実行される。プログラムの流れによつて
このループに再び入るとき、命令BCTの分岐情
報はGO側の予測を示しているため、ロスサイク
ルなしにループを実行できる。

本発明を適用しない場合、ループ脱出の際に分
岐ヒストリテーブルの命令BCTの分岐情報を分
岐NOGO側に更新するために１サイクルを失い、
さらに再びループに入り、最初にBCTを実行す
る際にも５サイクルを余分に費す。

この発明では、分岐命令のアドレスと該分岐命
令の分岐先アドレスを含む分岐情報とを対にして
記憶する分岐ヒストリテーブルを命令先取り時に
索引する。このあとで前記分岐先アドレスで次の
命令先取りを行わせしめることにより命令の解読
を行うことなく前記分岐ヒストリテーブルの記述
に従つて命令語を先取りすることができる。

さらに、分岐ヒストリテーブルを、BCT命令
の性質に基づいて、その分岐情報を更新すること
により命令バツフアには命令の実行の経路に従つ
た命令の待行列を形成せしめ、情報処理システム
のパイプライン制御におけるBCT命令の実行を
極めて少ないロスサイクルで行なうことができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は
第１図における分岐ヒストリテーブル４１０の詳
細な構成を示す図、第３図は第２図の記憶部５０
１および５０２の記憶形成を示す図、第４図は第
２図のテスト回路５０３−５０６の詳細な構成を
示す図、第５図は第１図の命令記憶回路４０８に
おける命令語の配列を示す図、第６図は第２図の
プライオリテイ回路５０７の詳細な構成を示す
図、第７図は第１図の分岐情報バツフア４１３お
よびレジスタ４１６の格納形式を示す図、第８図
は第１図のレジスタ４１７−４１９の格納形式を
示す図、第９図は第１図の予測確認回路４２０の
詳細な構成を示す図、第１０図は第１図の命令記
憶回路４０８における命令と分岐ヒストリテーブ
ル４１０における分岐情報との対応関係を説明す
るための図、第１１図は第１０図のテーブル４１
０による命令先取り動作を説明するための図、第
１２図は予測失敗時における命令先取り動作開始
までの動作を説明するための図、第１３図は
BCT命令の予測GO失敗時における命令先取り動
作開始までの動作を説明するための図、第１４図
は第１図の命令先取り制御回路４２４の詳細な構
成を示す図、第１５図は命令の処理の流れの概要
を示す図、第１６図および第１７図は従来の予測
方式を用いた命令の処理の流れを示す図、第１８
図は分岐命令の予測が的中したときの命令の処理
の流れを示す図、第１９図は分岐命令の予測が失
敗したときの命令の処理の流れを示す図、第２０
図は本発明においてBCT命令の分岐GO予測が失
敗したときの命令の処理の流れを示す図、および
第２１図は、BCT命令によつてループを構成す
るプログラムの命令の流れを示す図である。第１図から第２１図において、４０１……命令
アドレス生成回路、４０２……命令アドレス変換
回路、４０３……命令解読回路、４０４……オペ
ランドアドレス生成回路、４０５……オペランド
アドレス変換回路、４０６……オペランド読出し
回路、４０７……命令実行回路、４０８……命令
記憶回路、４０９……命令バツフア、４１０……
分岐ヒストリテーブル（BHT）、４１１……命令
アドレスレジスタ（IAR）、４１２……命令アド
レス加算回路，４１３……分岐情報バツフア、４
１４……命令整列回路、４１５……分岐情報切換
回路、４１６……分岐情報レジスタ（QR₀）、４
１７……分岐情報レジスタ（QR₁）、４１８……
分岐情報レジスタ（QR₂）、４１９……分岐情報
レジスタ（QR₃）、４２０……予測確認回路、４
２１……アドレス生成回路、４２２……選択回
路、４２３……レジスタ（WR）、４２４……命
令先取り制御回路、４２５……フリツプフロツ
プ、５０１，５０２……記憶部、５０３，５０
４，５０５，５０６……テスト回路、５０７……
プライオリテイ回路、５０８……選択回路、５０
９……オア回路、６０１−６０４……アンド回
路、６０５−６０８……オア回路、７０１……一
致回路、７０２……大小比較回路、７０３……ア
ンド回路、８０１……一致回路、８０２−８０３
……フリツプフロツプ、８０４−８０７……真偽
回路、８０８−８１３……アンド回路、８１４…
…オア回路、１２０１……フリツプフロツプ、１
２０２−１２０５……真偽回路、１２０６……ア
ンド回路。

Claims

【特許請求の範囲】１指定された汎用レジスタの保持する計数値を
計数し該計数結果により分岐の有無を決定して計
数分岐命令を実行する情報処理システムにおける
命令先取り装置において、読み出された命令を順次実行する命令実行手段
と、分岐命令のアドレスを指定する情報と該分岐命
令の分岐先アドレスを含む分岐情報とを対にして
複数対記憶する分岐ヒストリテーブル手段と、命令先取り動作を行う際に該命令先取り動作に
おいて先取りされる分岐命令のアドレスを指定す
る情報が前記分岐ヒストリテーブル手段に登録さ
れているか否かを調べる点検手段と、該点検手段による登録の判明に応答して前記分
岐ヒストリテーブル手段から対応する分岐情報を
読出し該分岐情報に従つて命令先取り動作を継続
せしめるよう制御する命令先取り制御手段と、分岐命令の実行結果と該分岐命令に対応する前
記分岐ヒストリテーブル手段の前記分岐情報とが
一致するか否かを判別する第１の判別手段と、該分岐命令が計数分岐命令であるか否かを判別
する第２の判別手段と、前記命令実行手段で該計数分岐命令が分岐を行
なつたか否かを判別する第３の判別手段と、前記第１の判別手段における判別結果が一致を
示すとき前記分岐ヒストリテーブル手段の前記分
岐命令に対応する分岐情報の変更を行わない第１
の制御と、前記第１、第２および第３の判別手段
の判別結果に応じて第１の判別結果が不一致を示
しかつ第２の判別結果が計数分岐命令を示しかつ
第３の判別結果が命令実行手段で該計数分岐命令
が分岐を行わなかつたことを示すとき前記分岐ヒ
ストリテーブル手段の該計数分岐命令に対応する
分岐情報の変更を行わない第２の制御と、第１の
判別結果が不一致を示しかつ第２の判別結果が計
数分岐命令でないことを示すとき前記分岐ヒスト
リテーブル手段の該分岐命令に対応する分岐情報
を該分岐命令の実行結果に基づいて更新する第３
の制御と、第１の判別結果が不一致を示しかつ第
２の判別結果が計数分岐命令を示しかつ第３の判
別結果が命令実行手段で該計数分岐命令が分岐を
行なつたことを示すとき前記分岐ヒストリテーブ
ル手段の該計数分岐命令に対応する分岐情報を該
計数分岐命令の実行結果に基づいて更新する第４
の制御とを行なう更新制御手段とを備えたことを特徴とする命令先取り装置。