JPS5965481A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS5965481A
JPS5965481A JP57175954A JP17595482A JPS5965481A JP S5965481 A JPS5965481 A JP S5965481A JP 57175954 A JP57175954 A JP 57175954A JP 17595482 A JP17595482 A JP 17595482A JP S5965481 A JPS5965481 A JP S5965481A
Authority
JP
Japan
Prior art keywords
region
substrate
impurity
regions
isolating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57175954A
Other languages
English (en)
Other versions
JPH0586663B2 (ja
Inventor
Takeshi Okazawa
武 岡澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP57175954A priority Critical patent/JPS5965481A/ja
Publication of JPS5965481A publication Critical patent/JPS5965481A/ja
Priority to US06/839,450 priority patent/US4700212A/en
Publication of JPH0586663B2 publication Critical patent/JPH0586663B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置、特にＭ（ＪＳ集積回路の高密度・
集積化を可能とする構造に関する。
集積回路の高密度・集積化をはかるためには、装置内の
各素子の手厚化と各素子の間隔の近接化−の両者をはか
らねばならない。第１図はこれまでの最も一般的方法に
よって製作されたｒｖｉ　（Ｊ　Ｓ集積回路の断面図で
ある。−導電形単結晶半導体基板（以下単に基板という
）１１の表面に２つのＭＵＳ形トランジスタ素子ＡＩ、
（、’ｌが素子間分離絶縁領域（以下単に分離領域とい
う）Ｂｌによって相互に分離されている。おのおののＭ
（ＪＳ形トランジスタのソースおよびドレインは１５ａ
”′ｂおよび１５ａ−ｂで示され、その′電流は多結晶
シリコンゲート電極１３ａ、＋１３Ｃにより制御される
。
１３ｂは多結晶シリコン配線である。図では簡略のため
電極引出線は画かず省略している。分離領域ＢＩＪｊ：
２つの作用をもつ。一つは文字どお＃）１４接せる各素
子の分離であり、池の一つは素子間の配線をなすための
導線の布設である。通常厚い酸化膜よりなるが、素子間
の電気的分離を完全にするため、基板との接触面に基板
と同電導形でより高濃度のチャネルストッパ１４ｂを設
ける。基板をｎ型とすればＣＩのＰ型ドレイン１６ｂと
ＡｌのＰ型ソース１５ａとは完全に遮断される。すなわ
ちチャネルストッパ１４ｂのｍ度はがなり高いので配線
１３ｂにより導成率を変化させるいわゆる寄生ＩＳ／ｉ
　（，１Ｂ効果は全く考えられないからである。
分離領域の厚さは通常１４ｍ程度にとるが、ゲート−極
１３ａｌ１３ｃの長さが３μｍ程肝０場合、ＡＩ、（、
’ｌ領域の横方向の長さは１０μｍ程度であるから分離
領域Ｂｌの縦方向の広がりはその１／１０程度であるか
ら、全く平面的構造と考えてよい。しかしＡ　Ｉ　ｒ　
Ｂ１をさらに小形化し＾密度・集積化を実現しようとす
る場合には分離領域Ｂ１の縦方向の広が９、深さが問題
になる。例えばゲート成極１３ａの長さを１μｍｌＡ１
領域の横方向の長さが３〜４μｍの場合には、分離領域
Ｂｌも同じ割合で深さを減少しなければ膜厚の段差が大
きく製作歩留を低下させる。分離領域は前述したとおり
２つの作用があり、素子の分離の目的にはチャネルスト
ッパ１４ｂのｍｅｔｒｉＡｌ、ｃｘｔ小形化した場合で
も低下させることは出来ない。
一方配線の布設という作用を考えると分？域の深さが前
の１／３になるので、直生ＩＶＩ　Ｕδ効果は生じない
としても基板との容喰が格段と増大する。
この点から分離領域の膜厚は前述の１μｍ程度は是非必
要となり、従来の方法では屯気的荷性からみてこれ以下
にすることはできないという欠点がある。
本発明の目的は上記の欠点を除去し、素子間の分離領域
の把縁膜の厚さを９すく、シかも寄生ＭＵＳ効果を生ぜ
しめない高密度・集積化に適した構造の半導体装置を提
供することにある。
本発明は、チャンネルストッパを設けず、基板と同電導
型であるがこれより不純物濃度の高い素子形成領域を別
に形成し、この老子形成領截は分離領域を介して池の素
子形成領域と完全に分離させることに特徴を有する。
以下図面を参照して１祥しく説明する。第３図が本発明
の一実施例である半導体装置の断面図であるが、最初に
その製作工程を第２図により説明する。第２図（ａ）は
−は樽形単結晶シリコン基板の主平面上に窒化シリコン
のような、シリコンの熱酸化を妨げマスク作用を有する
膜を表面に酸化シリコン層を有する基板上に被着させ、
所定の位ｉに存するようエッチした後の状態を示す。２
８ａｘｂは酸化ンリコン膜、２７　ａ＝ｂｌｄｊｄ化シ
リコン膜である。次に歯温酸化を行なえば第２図（ｂ）
の如く窒化シリコン膜である。次に高温酸化を行なえば
第２図（ｂ）の如く窒化ンリコン膜のマスク作用によｒ
）ＭｉＪ８素子を生成する所定の位置Ａ２・Ｂ３では酸
化はすすまず、その各々の所定の位置の間のＢ！頒域に
厚い酸化膜が生じ分離領域２２ｂが作成される。その後
窒化シリコン膜２７ａ−ｂを除去後第２図（Ｃ）の如く
イオン注入法などにより不純物を投入する。このイオン
注入は注入不純物が基板４度より高いように設定する。
次に第２図ｔｄ＞に示すように高温熱処理のような手段
で不純物原子の活性゛、拡散を行いＬ２　＋　０２のよ
うな基板と同成導形であるが？ノ誕度の大なる領ｊｉを
作成する。この際横方向にも拡散が行なわれるから分離
頒１或１３２の両側の下部で重なる。これは従来チャネ
ルストッパとして不純物を導入していた領域に相当する
。しかしこの重なり領域は高濃度の不純物領域が形成さ
れているので、分子ｓ領域Ｂ２に配縁が布設されてもそ
れに起因する薔１生Ｐ、！ＬＩＪＳ効来はない。
第２図（ｆ）以降は通常のイオン注入法による周知の１
ｖｌ（ＪＳ形トランジスタＡ、Ｂの製１乍工４呈である
から説明を省略する。
前記の製造法で製作された第３図の半導体装置の断面構
造を従来の第１図の構造として本発明の効果を明らかに
する。先ず従来の構造ではチャネルストッパ１４ｂが分
離領域Ｂｌ内の基板表面に形成されているのに対し、こ
れに相当する領域は素子形成１固所の基板と同電導形不
純物領域からの横方向拡散によって分離領域と重なった
部分である。そして分４ｔＪ　ｇ　：’ｄｉ　Ｂｓの中
間は基板そのものに上に形成されるから配線が布設され
ても４板３１の濃度が少いから寄生容ｔは少い。従って
分離領域３２ｂの膜厚をうすくすることができるから各
素子全体を平面として取扱うことができ、ＭＯＢ集積回
路の鍋密度高集積化を可能とする。
さらに附加的効果として本構造によれば二つの分雅領賊
の間隔が同一であっ°Ｃもその間に形成されるＭ（ＪＳ
形トランジスタのチャネル幅が広くなり、時性上Ｗ／Ｌ
　（Ｗ　：チャ斗ル幅、Ｌ：チャネル長）が大であり、
１流・相互コンダクタンスにとって極めて有利である。
第４図ｔｃ）Ｉｌ″ｌＸ−素子の平１用図で４３ｃはゲ
ート妊１執、４９．５０がソースおよびゲー）　頭、！
、＆である。この図のａ−ａ’４’４Ｊに浴９断面図と
して従来の方法による第４図（ａ）と、発明による第４
図（ｂ）とを比較してみる。第４図ｆａ）のチャネルス
トッパ４４ａはチャネル部分にくいこむから実際のチャ
ネルｉｌ＠４８　ａは幾何学的チャネル・馬よりかなり
小になる。これに対し白３４図（ｂ）ではチャネルスト
ッパの役をなす４７′はチャネル巾に全くくいこまない
。従ってチャネル幅４５ｂは幾何学的チャネル幅と同一
である。
以上説明した如く、本発明により高腎朋化のため各素子
の寸法を格段と小さくしても、これらの各素子を分離せ
しめる分離絶縁領域の厚みをそれに相応して減少させる
ことができるから、渠、ｒ＊回路全面がほぼ平面として
取扱いうることができ製−造工程上高密度化による歩留
低下が防ぎうる。
さらに実質的に素子のチャネル幅が有効に利用できるの
で特性上も極めて有利である。
【図面の簡単な説明】
巣１図は従来の一般的な■ν１０Ｓ集積回路の断面図を
、第２図は本発明の一実施例たるＭ（ＪＳ集積回路の製
作工程を、第３図は第２図に示す工程により得られたる
Ｍ（ＪＳ果遺回路の断＋ｆｕ図を、第４図は第１図およ
び第３図のＭ（ＪＳ集積回路のチャネル１喘方向の１＠
而図である。 ３１・・・・・・半導体基板、３２ａ〜Ｃ・・・・・・
素子間分離絶縁領域、３３ａ＝ｃ・・・・・・ゲート電
極、３３ｂ・・・・・・配線領域、３５ａ−ｂ　ｌ　３
５ａ−ｂ・・・・・・ドレインおよびソース領域、Ｅ３
．Ｌ）３・・・・・・端子形成領域、４２ｂ・・・・・
・素子間分離絶縁領域、４３ｂ・・。 ・・・シリコンゲート電極、４４ｂ・・・・・・基板、
４５ｂ・・・・・・チャネル、４７．４７’・・・・・
・素子形成領域。 第２　図 ＩＩ 第２　閲

Claims (1)

    【特許請求の範囲】
  1. 一電導形単結晶半導体基板の主表面上りこＭ０８形半導
    体素子形成領域、および素子間分離絶縁領域を有する半
    導体装置において、前記素子形成領域は基板と同−電導
    形でこれより不純物濃度が高く、形成されたＭＯＢ形半
    導体素子は完全に該領域内に含まれ、しかも分離絶縁領
    域の外縁に該領域を不純物拡散により生成させる場合の
    拡散時の１黄方向のひろがり程度にのみ接しており、分
    離絶縁領域を介して隣接している他の素子形成領域とは
    完全に分離されているこ七を特徴とする半導体装置。
JP57175954A 1982-10-06 1982-10-06 半導体装置 Granted JPS5965481A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP57175954A JPS5965481A (ja) 1982-10-06 1982-10-06 半導体装置
US06/839,450 US4700212A (en) 1982-10-06 1986-03-03 Semiconductor integrated circuit device of high degree of integration

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57175954A JPS5965481A (ja) 1982-10-06 1982-10-06 半導体装置

Publications (2)

Publication Number Publication Date
JPS5965481A true JPS5965481A (ja) 1984-04-13
JPH0586663B2 JPH0586663B2 (ja) 1993-12-13

Family

ID=16005153

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57175954A Granted JPS5965481A (ja) 1982-10-06 1982-10-06 半導体装置

Country Status (2)

Country Link
US (1) US4700212A (ja)
JP (1) JPS5965481A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170378A (ja) * 1988-12-23 1990-07-02 Sanyo Electric Co Ltd 混成集積回路のコネクタ構造

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4710648A (en) * 1984-05-09 1987-12-01 Hitachi, Ltd. Semiconductor including signal processor and transient detector for low temperature operation
US5045898A (en) * 1988-08-30 1991-09-03 At&T Bell Laboratories CMOS integrated circuit having improved isolation
US5181094A (en) * 1988-09-29 1993-01-19 Mitsubishi Denki Kabushiki Kaisha Complementary semiconductor device having improved device isolating region
US6008512A (en) * 1993-04-28 1999-12-28 Intersil Corporation Semiconductor device with increased maximum terminal voltage
JP3419606B2 (ja) * 1995-09-14 2003-06-23 富士通株式会社 半導体装置とその製造方法
JPH11204786A (ja) * 1998-01-14 1999-07-30 Mitsubishi Electric Corp 高耐圧絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法
JP4931267B2 (ja) 1998-01-29 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
US6297103B1 (en) * 2000-02-28 2001-10-02 Micron Technology, Inc. Structure and method for dual gate oxide thicknesses
US6586817B1 (en) * 2001-05-18 2003-07-01 Sun Microsystems, Inc. Device including a resistive path to introduce an equivalent RC circuit
US6583001B1 (en) 2001-05-18 2003-06-24 Sun Microsystems, Inc. Method for introducing an equivalent RC circuit in a MOS device using resistive paths
US6489224B1 (en) 2001-05-31 2002-12-03 Sun Microsystems, Inc. Method for engineering the threshold voltage of a device using buried wells
US6501295B1 (en) 2001-06-01 2002-12-31 Sun Microsystems, Inc. Overdriven pass transistors
US6472919B1 (en) 2001-06-01 2002-10-29 Sun Microsystems, Inc. Low voltage latch with uniform stack height
US6489804B1 (en) 2001-06-01 2002-12-03 Sun Microsystems, Inc. Method for coupling logic blocks using low threshold pass transistors
US6621318B1 (en) 2001-06-01 2003-09-16 Sun Microsystems, Inc. Low voltage latch with uniform sizing
US6605971B1 (en) 2001-06-01 2003-08-12 Sun Microsystems, Inc. Low voltage latch
US8017474B2 (en) * 2008-06-05 2011-09-13 Freescale Semiconductor, Inc. Process of forming an electronic device including a resistor-capacitor filter
US10658292B2 (en) 2017-04-24 2020-05-19 Taiwan Semiconductor Manufacturing Company Limited Metal patterning for internal cell routing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5762565A (en) * 1980-10-01 1982-04-15 Nec Corp Semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3974516A (en) * 1970-11-21 1976-08-10 U.S. Philips Corporation Method of manufacturing a semiconductor device having at least one insulated gate field effect transistor, and semiconductor device manufactured by using the method
US4016594A (en) * 1971-06-08 1977-04-05 U.S. Philips Corporation Semiconductor device and method of manufacturing the device
US3946419A (en) * 1973-06-27 1976-03-23 International Business Machines Corporation Field effect transistor structure for minimizing parasitic inversion and process for fabricating
US3920481A (en) * 1974-06-03 1975-11-18 Fairchild Camera Instr Co Process for fabricating insulated gate field effect transistor structure
US4027380A (en) * 1974-06-03 1977-06-07 Fairchild Camera And Instrument Corporation Complementary insulated gate field effect transistor structure and process for fabricating the structure
US4205330A (en) * 1977-04-01 1980-05-27 National Semiconductor Corporation Method of manufacturing a low voltage n-channel MOSFET device
US4506437A (en) * 1978-05-26 1985-03-26 Rockwell International Corporation Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines
US4261772A (en) * 1979-07-06 1981-04-14 American Microsystems, Inc. Method for forming voltage-invariant capacitors for MOS type integrated circuit device utilizing oxidation and reflow techniques
JPS56103448A (en) * 1980-01-21 1981-08-18 Hitachi Ltd Semiconductor ic device
FR2480501A1 (fr) * 1980-04-14 1981-10-16 Thomson Csf Dispositif semi-conducteur a grille profonde accessible par la surface et procede de fabrication
US4488162A (en) * 1980-07-08 1984-12-11 International Business Machines Corporation Self-aligned metal field effect transistor integrated circuits using polycrystalline silicon gate electrodes
US4487639A (en) * 1980-09-26 1984-12-11 Texas Instruments Incorporated Localized epitaxy for VLSI devices
US4378565A (en) * 1980-10-01 1983-03-29 General Electric Company Integrated circuit and method of making same
US4493740A (en) * 1981-06-01 1985-01-15 Matsushita Electric Industrial Company, Limited Method for formation of isolation oxide regions in semiconductor substrates
US4385947A (en) * 1981-07-29 1983-05-31 Harris Corporation Method for fabricating CMOS in P substrate with single guard ring using local oxidation
JPS58171832A (ja) * 1982-03-31 1983-10-08 Toshiba Corp 半導体装置の製造方法
US4470852A (en) * 1982-09-03 1984-09-11 Ncr Corporation Method of making CMOS device and contacts therein by enhanced oxidation of selectively implanted regions
US4477310A (en) * 1983-08-12 1984-10-16 Tektronix, Inc. Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5762565A (en) * 1980-10-01 1982-04-15 Nec Corp Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170378A (ja) * 1988-12-23 1990-07-02 Sanyo Electric Co Ltd 混成集積回路のコネクタ構造

Also Published As

Publication number Publication date
JPH0586663B2 (ja) 1993-12-13
US4700212A (en) 1987-10-13

Similar Documents

Publication Publication Date Title
JPS5965481A (ja) 半導体装置
JPH06252359A (ja) 半導体装置の製造方法
US4151631A (en) Method of manufacturing Si gate MOS integrated circuit
JPH0521450A (ja) 半導体装置及びその製造方法
JP2667465B2 (ja) 半導体装置
JPS59208851A (ja) 半導体装置とその製造法
JPS63192266A (ja) Ｃｍｏｓ集積回路及びその製造方法
JPH012335A (ja) 半導体装置の製造方法
JPH0530075B2 (ja)
JPS6247151A (ja) 相互接続部を基板に形成する方法
JPS63181378A (ja) 半導体装置の製造方法
JPS59168675A (ja) 半導体装置の製法
JPH01241854A (ja) 半導体装置
JPH0746698B2 (ja) 半導体装置の製造方法
JPS63117470A (ja) モス型半導体装置およびその製造方法
JPS61124165A (ja) 半導体装置の製造方法
JPS58197882A (ja) 半導体装置の製造方法
JPS6367779A (ja) 絶縁ゲ−ト型トランジスタおよびその製造方法
JPH05347353A (ja) 半導体装置の製造方法
JPH0582071B2 (ja)
JPS6114663B2 (ja)
JPS6358861A (ja) Ｍｏｓ電界効果トランジスタ対
JPS61216480A (ja) 不揮発性半導体記憶装置の製造方法
JPS58182870A (ja) 絶縁ゲ−ト型電界効果半導体装置及びその製造方法
JPS59175766A (ja) 半導体装置とその製造方法