JPS63181378A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63181378A JPS63181378A JP1282487A JP1282487A JPS63181378A JP S63181378 A JPS63181378 A JP S63181378A JP 1282487 A JP1282487 A JP 1282487A JP 1282487 A JP1282487 A JP 1282487A JP S63181378 A JPS63181378 A JP S63181378A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特に浅い接
合（ｓｈａｌｌｏｗ ｊｕｎｃｔｉｏｎ）構造の絶縁ゲ
ート（ＭＩＳ）電界効果型半導体装置の製造方法に関す
るものである。
合（ｓｈａｌｌｏｗ ｊｕｎｃｔｉｏｎ）構造の絶縁ゲ
ート（ＭＩＳ）電界効果型半導体装置の製造方法に関す
るものである。
第２図（２１）ないしくＣ）は従来のこの種の半導体装
置の製造方法の主要段階における状態を示す断面図であ
る。
置の製造方法の主要段階における状態を示す断面図であ
る。
まず第２図（ａ）に示すように、ｐ型シリコン基板１に
酸化膜分離２を形成し、その後、ゲート絶縁膜３及びゲ
ート電極４を順次形成する。次に第２図（ｂ）に示すよ
うに、このゲート電極４をマスクにして、浅い接合を実
現する為に、低加速電圧でｎ型不純物（１） を注入
して、ソース・ドレイン領域５を形成する。その後熱処
理を施し、絶縁膜６を形成し、所定個所にコンタクトホ
ールを開孔し、Ａ１配線７を形成して素子を完成する。
酸化膜分離２を形成し、その後、ゲート絶縁膜３及びゲ
ート電極４を順次形成する。次に第２図（ｂ）に示すよ
うに、このゲート電極４をマスクにして、浅い接合を実
現する為に、低加速電圧でｎ型不純物（１） を注入
して、ソース・ドレイン領域５を形成する。その後熱処
理を施し、絶縁膜６を形成し、所定個所にコンタクトホ
ールを開孔し、Ａ１配線７を形成して素子を完成する。
従来の半導体装置では、半導体基板１に直接イオン注入
していた為に、ソース・ドレインの接合を浅くするのが
困難であり、またイオン注入による損傷を回復する工程
が必要となるなどの問題点があった。
していた為に、ソース・ドレインの接合を浅くするのが
困難であり、またイオン注入による損傷を回復する工程
が必要となるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、イオン注入による損傷をなくして、浅い接合
を得ることができる半導体装置の製造方法を提供するこ
とを目的としている。
たもので、イオン注入による損傷をなくして、浅い接合
を得ることができる半導体装置の製造方法を提供するこ
とを目的としている。
この発明に係る半導体装置の製造方法は基板上にゲート
絶縁膜を介してゲート電極を形成した後、該ゲート電極
の両側壁部に絶縁膜を介して半導体層を形成し、その後
全面にイオン注入してソース・ドレインを形成するもの
である。
絶縁膜を介してゲート電極を形成した後、該ゲート電極
の両側壁部に絶縁膜を介して半導体層を形成し、その後
全面にイオン注入してソース・ドレインを形成するもの
である。
この発明においては、ゲート電極近傍のソース・ドレイ
ンとなるべき領域に絶縁膜を介して半導体層を形成し、
その後イオン注入するから、この半導体層がイオン注入
ストッパとなり、イオン注入による損傷を防ぐことがで
きる。
ンとなるべき領域に絶縁膜を介して半導体層を形成し、
その後イオン注入するから、この半導体層がイオン注入
ストッパとなり、イオン注入による損傷を防ぐことがで
きる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図（ａ）ないしくｈ）は本発明の一実施例による半
導体装置の製造方法を説明するための図である。
導体装置の製造方法を説明するための図である。
図中、第２図と同一符号は同一部分を示し、６は絶縁膜
、７はＡｆｉ配線、１０はゲート電極両側壁部に形成さ
れた絶縁膜、１１は多結晶シリコン膜、１２はフォトレ
ジストである。
、７はＡｆｉ配線、１０はゲート電極両側壁部に形成さ
れた絶縁膜、１１は多結晶シリコン膜、１２はフォトレ
ジストである。
次に製造方法について説明する。
第１図（ａ）に示すように、ｐ型シリコン基板１に酸化
膜分離２を形成した後、ゲート酸化膜３及び多結晶シリ
コンよりなるゲート電極４を順次形成する０次にＬＰＧ
ＶＤで例えば酸化膜１０を５００人堆積し、そして第１
図（ｂ）に示すようにＲＩＥ異方性エツチングによって
、ゲート側壁（ｓｉｄｅ ｈａｔｌ）部にだけ酸化膜１
０を残す。
膜分離２を形成した後、ゲート酸化膜３及び多結晶シリ
コンよりなるゲート電極４を順次形成する０次にＬＰＧ
ＶＤで例えば酸化膜１０を５００人堆積し、そして第１
図（ｂ）に示すようにＲＩＥ異方性エツチングによって
、ゲート側壁（ｓｉｄｅ ｈａｔｌ）部にだけ酸化膜１
０を残す。
次に、第１図（Ｃ）に示すように、ＬＰＧＶＤで例えば
、多結晶シリコン膜１１を３０００人堆積し、Ｒフォト
レジスト１２を用いて基板上のソース、ドレインとなる
べき領域を覆い、ソース・ドレイン間のショートを防ぐ
ために、ソース・ドレイン領域外の多結晶シリコン１１
をエツチングして除去する。そしてフォトレジスト１２
を除去した後、ｎ型不純物（Ｉｆ）として例えばＡｓを
５０ｋｅＶで４Ｘ１０”個／ｄイオン注入することによ
り、ソース、ドレイン領域５ａ、５ｂを形成する。さら
に熱処理を施して、多結晶シリコン１１のＡｓをｐ型基
板１に拡散し、浅い接合のソース、ドレイン領域５ａ、
５ｂを形成する（ １１１！１（４７，Ｌ’ｔ） ）。
、多結晶シリコン膜１１を３０００人堆積し、Ｒフォト
レジスト１２を用いて基板上のソース、ドレインとなる
べき領域を覆い、ソース・ドレイン間のショートを防ぐ
ために、ソース・ドレイン領域外の多結晶シリコン１１
をエツチングして除去する。そしてフォトレジスト１２
を除去した後、ｎ型不純物（Ｉｆ）として例えばＡｓを
５０ｋｅＶで４Ｘ１０”個／ｄイオン注入することによ
り、ソース、ドレイン領域５ａ、５ｂを形成する。さら
に熱処理を施して、多結晶シリコン１１のＡｓをｐ型基
板１に拡散し、浅い接合のソース、ドレイン領域５ａ、
５ｂを形成する（ １１１！１（４７，Ｌ’ｔ） ）。
その後絶縁膜６を形成し、所定個所にコンタクトホール
を開孔し、ＡＮ配線７を形成して素子を完成する（ ＠
Ｈｔｆｌ（ｌ＋７）。
を開孔し、ＡＮ配線７を形成して素子を完成する（ ＠
Ｈｔｆｌ（ｌ＋７）。
このように本実施例によれば、ゲート電極４の両側壁部
に絶縁膜１０を介して半導体層１１を形成し、その後全
面にイオン注入するので、ゲート側壁部の半導体層１１
がイオンのストッパとなるためイオン注入による損傷を
防止でき、また熱処理により、上記の半導体層１１含貴
参制が不純物の拡散源となり不純物が半導体基板へ拡散
するため、表面濃度の高い浅い接合のＭＩＳＦＥＴを得
ることができる。
に絶縁膜１０を介して半導体層１１を形成し、その後全
面にイオン注入するので、ゲート側壁部の半導体層１１
がイオンのストッパとなるためイオン注入による損傷を
防止でき、また熱処理により、上記の半導体層１１含貴
参制が不純物の拡散源となり不純物が半導体基板へ拡散
するため、表面濃度の高い浅い接合のＭＩＳＦＥＴを得
ることができる。
なお上記実施例では、ＬＰＧＶＤ、！：ＲＩ Ｅを用い
てゲート両側壁部に絶縁膜を介して多結晶シリコン１１
からなるイオン注入ストッパ及び拡散源を形成したが、
これは例えば、選択光ＣＶＤ装置を用いて、ゲート近傍
のソース・ドレイン形成予定領域に絶縁膜を介して選択
的にタングステン等の高融点金属あるいは、多結晶シリ
コン等の半導体を形成してもよく、この場合より工程の
短縮化を図ることができる。
てゲート両側壁部に絶縁膜を介して多結晶シリコン１１
からなるイオン注入ストッパ及び拡散源を形成したが、
これは例えば、選択光ＣＶＤ装置を用いて、ゲート近傍
のソース・ドレイン形成予定領域に絶縁膜を介して選択
的にタングステン等の高融点金属あるいは、多結晶シリ
コン等の半導体を形成してもよく、この場合より工程の
短縮化を図ることができる。
また、上記実施例では、ｎチャネル絶縁ゲート（ＭＩＳ
）電界効果半導体装置について述べたが、これはもちろ
んｐ型基板をｎ型基板とし、注入するｎ型不純物イオン
をｐ型にすることにより、ｐチャネル絶縁ゲー）（Ｍｉ
ｓ）電界効果半導体装置を形成してもよい。
）電界効果半導体装置について述べたが、これはもちろ
んｐ型基板をｎ型基板とし、注入するｎ型不純物イオン
をｐ型にすることにより、ｐチャネル絶縁ゲー）（Ｍｉ
ｓ）電界効果半導体装置を形成してもよい。
以上のように、この発明にかかる半導体装置の製造方法
によれば、基板上にゲート絶縁膜を介してゲート電極を
形成した後、該ゲート電極の両側壁部に絶縁膜を介して
半導体層を形成し、その後全面にイオン注入してソース
・ドレインを形成するので、上記半導体層がイオン注入
のストッパ及び不純物の拡散源として機能するためイオ
ン注入損傷６低減できるとともに浅い接合のＭＩ ５Ｆ
ＥＴを形成でき、もって微細なＭＩＳＦＥＴが良好に得
られる効果がある。
によれば、基板上にゲート絶縁膜を介してゲート電極を
形成した後、該ゲート電極の両側壁部に絶縁膜を介して
半導体層を形成し、その後全面にイオン注入してソース
・ドレインを形成するので、上記半導体層がイオン注入
のストッパ及び不純物の拡散源として機能するためイオ
ン注入損傷６低減できるとともに浅い接合のＭＩ ５Ｆ
ＥＴを形成でき、もって微細なＭＩＳＦＥＴが良好に得
られる効果がある。
第１図（ａｌ〜（ｈｌはこの発明の一実施例による半導
体装置の製造方法を工程順に示す図、第２図は従来のＭ
ＯＳＦＥＴの製造方法を説明するための図である。 図において、１はｐ型シリコン基板、２はフィールド酸
化膜、３はゲート絶縁膜、４はゲート電極、５ａ、５ｂ
はソース・ドレイン領域、６は絶縁膜、７はＡｌ配線、
１０は絶縁膜、１１は多結晶シリコン、１２はフォトレ
ジストである。
体装置の製造方法を工程順に示す図、第２図は従来のＭ
ＯＳＦＥＴの製造方法を説明するための図である。 図において、１はｐ型シリコン基板、２はフィールド酸
化膜、３はゲート絶縁膜、４はゲート電極、５ａ、５ｂ
はソース・ドレイン領域、６は絶縁膜、７はＡｌ配線、
１０は絶縁膜、１１は多結晶シリコン、１２はフォトレ
ジストである。
Claims (1)
- （１）絶縁ゲート電界効果型半導体装置を製造する方法
において、 第１導電型の半導体基板上に、ゲート絶縁膜を有するゲ
ート電極を形成する第１の工程と、上記ゲート電極の両
側壁部に絶縁膜を介して半導体層を形成する第２の工程
と、 全面に第２導電型の不純物をイオン注入してソース・ド
レイン領域を形成する第３の工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282487A JPS63181378A (ja) | 1987-01-22 | 1987-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282487A JPS63181378A (ja) | 1987-01-22 | 1987-01-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181378A true JPS63181378A (ja) | 1988-07-26 |
Family
ID=11816133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282487A Pending JPS63181378A (ja) | 1987-01-22 | 1987-01-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181378A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975385A (en) * | 1990-04-06 | 1990-12-04 | Applied Materials, Inc. | Method of constructing lightly doped drain (LDD) integrated circuit structure |
| US5032535A (en) * | 1988-04-26 | 1991-07-16 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US5221632A (en) * | 1990-10-31 | 1993-06-22 | Matsushita Electric Industrial Co., Ltd. | Method of proudcing a MIS transistor |
| EP1280191A2 (en) * | 2001-07-25 | 2003-01-29 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to form elevated source/drain regions using polysilicon spacers |
| KR100376235B1 (ko) * | 1994-06-30 | 2003-07-18 | 가부시끼가이샤 도시바 | 반도체장치및그제조방법 |
-
1987
- 1987-01-22 JP JP1282487A patent/JPS63181378A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032535A (en) * | 1988-04-26 | 1991-07-16 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US4975385A (en) * | 1990-04-06 | 1990-12-04 | Applied Materials, Inc. | Method of constructing lightly doped drain (LDD) integrated circuit structure |
| US5221632A (en) * | 1990-10-31 | 1993-06-22 | Matsushita Electric Industrial Co., Ltd. | Method of proudcing a MIS transistor |
| US5808347A (en) * | 1990-10-31 | 1998-09-15 | Matsushita Electric Industrial Co., Ltd. | MIS transistor with gate sidewall insulating layer |
| KR100376235B1 (ko) * | 1994-06-30 | 2003-07-18 | 가부시끼가이샤 도시바 | 반도체장치및그제조방법 |
| EP1280191A2 (en) * | 2001-07-25 | 2003-01-29 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to form elevated source/drain regions using polysilicon spacers |
| EP1280191A3 (en) * | 2001-07-25 | 2003-08-06 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to form elevated source/drain regions using polysilicon spacers |
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