JPS6358861A - Ｍｏｓ電界効果トランジスタ対 - Google Patents

Ｍｏｓ電界効果トランジスタ対

Info

Publication number
JPS6358861A
JPS6358861A JP61201178A JP20117886A JPS6358861A JP S6358861 A JPS6358861 A JP S6358861A JP 61201178 A JP61201178 A JP 61201178A JP 20117886 A JP20117886 A JP 20117886A JP S6358861 A JPS6358861 A JP S6358861A
Authority
JP
Japan
Prior art keywords
layer
channel
regions
length
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61201178A
Other languages
English (en)
Inventor
シエン　テン　スウ
ドリス　ウイニフレツド　フラツトレイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Corp
Original Assignee
RCA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Corp filed Critical RCA Corp
Publication of JPS6358861A publication Critical patent/JPS6358861A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、１個のＭＯＳ電界効果トランジスタ（ＭＯ
ＳＦＥＴ）がもう１個の同型トランジスタの垂直上方に
形成され、しかもその各々が共通ゲートを共有している
ような、集積回路装置に適したＭＯＳ電界効果トランジ
スタに関する。
〔発明の背景〕
近年、より高集積度の集積回路に対する需要の増大に応
するため、種々の３次元的集積回路装置麿が提案されて
いる。バルク・シリコンＭＯ８ＦＥＴの上に別のＭＯ８
ＦＥＴ装置を積み重ねて形成する試みは、バルク・シリ
コンＭＯ８ＦＥＴ上に形成された多結晶シリコン層の再
結晶化工程を含むものである。一般に、この再結晶化工
程は約９５０℃を越える温度で、１時間またはそれ以上
に亘って行われる熱処理を含んでいる。このような工程
は、バルクＭ　ＯＳ　Ｆ　Ｅ　Ｔの！、Ｐ十領域の過剰
拡散を起し、この方法で形成されたＶＬＳＩ回路装置の
潜在的性能を損なう可能性がある。更に、従来技術によ
る積み重ねＭＯＳＦＥＴの構造は、ソースおよびドレン
領域に対するゲートの重なシによる望才しくない寄性容
量を可成９含んでいるそこで、高温かつ長時間の熱処理
の必要がなく、それによってソース、ドレン領域とゲー
トの重なシによる寄生容置が減少した構造と製造法が、
要望されている。
〔発明の概要〕
この発明は、集積回路装置中に配列された共通ゲートを
持つ１対のＭＯＳＦＥＴと、このＭＯＳＦＥＴ対の製造
法を提供するものである。何れか一方の導電率型を有す
る高濃度にドープされた第１、第２の領域が、この装置
の半導体本体に形成配置され、本体の平坦な表面から内
部に伸張している。この第１、第２の領域は、両者間に
成る長さを有する第１のチャンネルを画定するように隔
置されている。この第１．第２領域と上記第１チヤンネ
ル上の平坦な表面上にはシリコン酸化物層第２領域と第
１チヤンネル上に拡がっている。何れか一方の導電率型
を有する高濃度にドープされた第３、第４の領域が、こ
のシリコン層中に設けられシリコン酸化物層まで延びて
いる。第３、第４の領域は、両者間に第２チヤンネルを
画定するように隔置されている。その第２チヤンネルは
、第１チヤンネルの長さに実質的に等しいかまたはそれ
よシも大きな長さを有し、第１チヤンネルと実質的に向
き合っている。これら第１、第２チャンネル間にはそれ
らと実質的に整合してゲートが設けられている。ゲート
は、半導体本体およびシリコン層から絶縁されていて、
第１チヤンネルの長さと実質的に等しい長さを有する。
〔詳細な説明〕
以下の説明においては、また第１図乃至第１０図におい
ては、ＰおよびＮ導電率型の材料と領域を用いた一例が
示されている。しかしここに示されたものは、−例に過
ぎずこの発明の思想を限定するものではない。上記とは
逆のＰ型構成およびＮ型構成より成る装置は、ここに説
明した装置に対して総ての点で等価と考えられることが
理解されよう。第１図乃至第４図には、第１導電率型材
料よシ成る半導体本体１２を含む集積回路装置１ｏの一
部分が示されているが、この材料は、この例では軽くド
ープされたＰ型であり、平坦な表面１４を有している。
シリコン酸化物のような絶縁材料の比較的薄い層１６が
、第１図に示すようにこの平坦表面１４上に設けられて
いる。任意適当な金属、金属ケイ化物、またはドープさ
れたシリコンのような材料から成るグー）２０が、この
絶縁層１６上に配置され、第１図にＩＩ　Ｌ　Ｌ＋と表
示した長さを有している。シリコン酸化物のような絶縁
材料から成る別の層２２が、ゲート２０の全露出面を覆
うように形成されている。本体１２１こ設けられた高濃
度にドープされた第１、第２の領域２６．２８は、下側
ＭＯ８Ｆ”ＥＴのそれぞれソース、ドレン領域である。
第１図にＩＩＬ工″と表示された長さを有する第１チヤ
ンネル３０は、この第１、第２領域（こより境界が画定
されている。第１、第２領域は何れの導電率型の材料で
もよいが、この例では高濃度にドープされた第２導電率
型すなわちＮ＋型である。この第１、第２領域は、チャ
ンネル３ｏの長さＬ工がゲート２ｏの長さＬと実質的に
同じになるこの技術分野で周知の任意適当な自己整合法
により形成される。分離用酸化物３２が、普通の方法で
形成され、集積回路の種々の構成素子を電気的に分離す
るようにされている。
第１図４こ示されている装置１ｏを得るために利用され
る特定の材料と処理技術は、この技術分野では周知のも
ので、今日実用されている種々の周知＼工程のうち任意
適当なものをうまく使用すればよい。第１図に示されて
いる装置１０は、この発明の特徴が組み合わされるべき
出発材料を表わしている。
第２図に示すように、第１領域２６の一部分上の酸化物
層１６中に開口４０を形成して表面１４を露出させる。
次にこの露出したシリコンから単結晶シリコンのエピタ
キシャル層４２を成長させる。そのようなエピタキシャ
ル層は、例えば、１９８５年１０月２９日コーボイ（Ｊ
、　Ｆ　Ｃｏｒｂｏｙ　）代地に付与された米国特許第
４　、５４９　、９２６号「マスク層上に単結晶シリコ
ンを成長させる方法」中に開示されている横方向へのエ
ピタキシャル被覆成長（ＥＬＯ）製作技術を利用して製
造することができる。このＥＬＯ工程は、基本的に反復
２相被着／エツチング・サイクルを含み、これによって
被覆マスクの開口部内に露出した単結晶の表面から単結
晶シリコンが成長する。この例の場合、層４２は酸化物
層１６を覆って、下部ＭＯ８ＦＥＴの第１、第２領域２
６．２８の動作領域を覆うように、かつ少くともこれら
領域と僅かに重合するように成長する。７ｖ４２は約５
００ナノ・メータの厚さまで成長させる。この工程を用
いて優れた品質の結晶を得ることはできるが、単結晶シ
リコンの２つの被覆成長層間の境界には高密度の欠陥が
存在する。それ故、隣り合った開口４０の位置を決める
ときには、被覆成長層４２の２つの部分がゲート２０の
近辺で会合しないように注意しなければならない。次に
、層４２を普通の方法でエツチングして第３図に示すよ
うにその周縁４３を画定する。
上記エピタキシャル、層４２の上にホトレジストｔＪを
形成し、次に第３図に示すように、ホトレジスト層５０
．５２が開口４０とゲート２０のそれぞれ真上に残るよ
うに、このホトレジスト層中に適当な開口４８を画定す
る。次に装置１０には、第３図に示すように低エネルギ
の硼素注入を施こして第３、第４の領域５４．５６を形
成する。注入エネルギ・レベルは、硼素イオンがゲート
２０と第１、第２領域２６．２８中に侵入しないように
選択すべきである。第１領域２６と同じ導電率型と同じ
ドーピング・レベルを有する第５領域５８が、第２図第
３図および第４図から明らかなように開口４０の真上の
エピタキシャル、１４２の中に残っていることに注意さ
れたい。
この第５　領域５８は、エピタキシャル層４２の成長時
に形成されたもので、その種子すなわち領域２６と同一
の導電率型およびドーピング・レベルを自動的に得てい
る。第３領域５４へのイオン注入の間、第５領域５８を
ホトレジスト層５０でじやへいすることにより、生成さ
れるＰＮ接合６０は表面１４に対してほぼ垂直に形成さ
れる。これによって、以下に説明するように第３、第５
領域５４．５８の双方にオーム接触をする金属導体を形
成することによシ、上記工程に続（ＰＮ接合の電気的短
絡処理が可能になる。更にこれは、それぞれ下側、上側
ＭＯ８ＦＥＴのドレンである第１、第３領域２６．５４
への浸れた電気的接触となる。開口４８は、ホトレジス
ト層５２が第４図にＬ２で示されている長さを有する第
２チヤンネル８０を画定するように形成される。
この長さＬ２は、第１チヤンネル３０の長さＬ□と実質
的に等しいか、あるいはそれよりも僅かに大きくすべき
である。更に、第２チヤンネル８０は、−Ｈテ゛、″〜 第１、第２チャンネル３０．８０とゲートとが、第４図
に示すように、はぼ整列状態となるように、ゲート２０
上に中心を合わせておくべきである。
シリコ／酸化物またはＢＰＳＧ（硼燐珪酸ガラス）（７
）層７０ヲエビタキシャル層４２と周囲の分離用酸化物
３２の上に形成し、また接触用量ロア２をこの技術分野
で周知の方法で形成する。次いで、金属接触部７４．７
６を普通の方法でそれぞれ第３、第４領域とオーム接触
をなすように形成する。（第４図参照）。この例では金
属接触部７４がＰＮ接合６０を短絡するように配置され
ていることに注意されたいもしこの接合が必要であれば
接触部７４は随意にこの接合を残しておくように配置で
きるし、あるいはもし望ましいなら、ホトレジスト層５
０を省いてＰＮ接合が表面１４とほぼ平行に形成される
ようにすることもできる。
ゲート２０と第１、第２領域２６．２８への電気的接続
は、これら両領域とゲートとを横方向に延長して接触用
開口を層４２の周縁４３の外側に設けることができるよ
うにして、作ることができる。このような電気的接続を
作る技術は、この技術分野では周知のことであるから特
に説明しない。
装置ｌＯの第２実施例１００が第５図および第６図に示
されている。装置１０の構造細部と同様な参照番号を付
けて示した構造細部は同様なものであるから、説明を省
略する。この実施例では、第１゜第３領域２６．５４は
第５領域５８により接続されていない。装置１００を作
る工程は、次の点を除いて装置１０を作る工程と同様で
ある。第５図に示すように、層４２の周線４３を画定す
る時、層４２のうち開口４０の真上にあたる部分は表面
１４まで除去する。次に、装置１０の時と同じように、
エピタキシャル層４２の上にホトレジスト層を形成し、
これに適当な開口４８をあけてホトレジスト層５０．５
２が開口４０とゲート２０のそれぞれ真上に残っている
ようにする。
しかしこの場合、層５ｏは、開口４ｏよシ僅かに大きく
、その周縁全体に重なっている。ついで、装置ｌＯにつ
いて前述したようなイオン注入によって第３．４の領域
５４．５６を形成する。層５０．５２の除去後、シリコ
ン酸化物またはＢＰＳＧＯ層７０をエピタキシャル層４
２と周囲の分離用酸化物３２の上に形成する。層７０は
開口４０を満しでおり、それによって第３領域５４を第
１領域２６から絶縁していることに注意されたい。金属
接触部７４．７６は前述の方法で形成される。
装置１０の第３の実施例１１０が第７図、第８図、第９
図および第１０図に示されている。装置１０の参照番号
と同様な参照番号を付けた細部構造部分（−同様なもの
であるから、説明を省略する。多結晶シリコンの層１１
２を第７図に示すように、装置１１０の上に形成し１次
に何れの導電率型でもよいがこの例ではＰ型である高濃
度にドープされたガラス層１１４を形成する。スピン・
オン・グラスのような任意適当な材料より成る平坦化層
１１６を、ドープされたガラス層１１４の上に形成する
。平坦化層１１６の主表面は実質的に平らである。更に
、平坦化層１１６用に選ばれた材料は、ドープされたガ
ラス層１１４のエツチング速度と近似のエツチング速度
を持っていなければならない。多結晶シリコンの層１１
２のエツチング速度は、できるだけ小さい方がよ０゜次
に、装置１１０には、第８図に示すように、層１１２の
メサ表面１２４が、露出されるまで異方性のプラズマ・
エツチングを施こす。ドープされたガラス層１１４は少
し過剰気味にエツチングされるので、メサ表面１２４を
取り囲む低い部分にはドープされたガラス層１２６が取
シ残される。
更に、層１１２を普通の方法でエツチングして、不要材
料を除去し、第９図に示すようにその周縁１３０を画定
する。装置１０の構造と同様に、この層１１２は酸化物
層１６の上部に、ゲート２ｏを被いかつ少くとも下側Ｍ
Ｏ８ＦＥＴの第１、第２領域２６．２８の動作部分と僅
かに重複するように延びている。
ＢＰ　ＳＧまたは類似の再流動（リフロー）ガラスの層
１３２を、この技術分野で周知の方法で装置１１０の上
に形成する。装置は、次に約８５０　′ＯＧこ３ｏ分間
加熱して層１３２を普通の方法で流動化させる。この操
作により不純物は、ドープされたガラス層１２６から層
１１２に拡散させられ、軽くドープされた層１１４の導
電率型と同じ導電率型の第３、第４領域１４０．１４２
が形成される。第１０図に示すように第３、第４領域１
４０．１４２は、ゲート２０に自動的に自己整合されか
つ互に隔てられて、Ｌ２で示される長さの第２チヤンネ
ル１４４を形成する。装置１０の場合と同じように、装
置１１０におけるこの長さＬ２は、第１チヤンネル３０
の長さＬ工（こほぼ等しいかそれよりも僅かに犬である
。この工程によって、第２チヤンネル１４４はゲート２
０の上に中心が位置し、第１、第２チヤンネル３０．１
４４とゲートとは、第１０図に示すように事実上整列し
た状９Ｈこなる。接触用開口を層１３２中に形成し、装
置１０について上記したような方法で金属接触部７４．
７６を形成する。
多結晶シリコン層１１２中に形成された上側ＭＯ８ＦＥ
Ｔは高品質の単結晶シリコンで作られてはいないが、そ
れは静的ランダム・アクセス・メモリ装置のメモリ・セ
ルまたはＰチャンネルＭＯ８ＦＥＴに高利得を必要とし
ないＣＭ　ＯＳ回路のような多くの用途に有用である。
しかしもし必要なら、装置１１０の性能は、多結晶ンリ
コン層１１２　；＋再結晶化させることによシ改善する
ことができる。
これはレーザによる再結晶化処理またはノ；ルス熱処理
のような任意周知の短時間処理によって行うことができ
る、ただし、その場合処理の温度と時間は、高濃度にド
ープされた第１、第２領域２６．２８が半導体本体１２
内へ過剰拡散を起さないようにしなければならない。
集積回路装置として完成させるためには、この技術分野
で周知の任意適当な処理を利用することができる。この
処理の中には、集積回路中の種々の部分を相互接続する
ための金属化工程やノくツシベーション（金属表面の不
態動化）工程が含まれている。
この発明の重要な利点は、３次元構造をとること（こよ
って、１対のＭＯＳ　Ｆ’ＥＴとしてその一方のＭＯＳ
ＦＥＴを他方のＭＯＳＦＥＴの上に積重ねる形として、
１つの集積回路チップ上において従来の単１のＭ　ＯＳ
　Ｆ　Ｅ　Ｔと同じ空間しか占有しないものが得られる
ことである。この構造は、２つのＭＯＳＦＥＴに対して
互に整列しかつほぼ同じ長さを持つ１つのゲートと１対
のチャンネルを有しているので、ソース／ドレンとゲー
トとの重複による寄生容量が実質的に低減されている。
【図面の簡単な説明】
第１図乃至第４図は、この発明の技術を利用した１対の
ＭＯＳＦＥＴの構造と製造の種々の段階とを示す集積回
路装置の一部分の断面図、第５図、第６図は、第３図、
第４図と同様のこの発明の第２の実施例構造を示す図、
第７図乃至第１０図は、第１図乃至第４図と類似のこの
発明の第３の奥方ト例構造を示す図である。 １０・・・集積回路装置、１２・・・半導体本体、１４
・・・表面、１６・・・シリコン酸化物層、２０・・・
ゲート、２６．２８・・・高濃度にドープされた第１と
第２の領域、３０・・・第１チヤンネル、４２・・・シ
リコン層、５４．５６・・・高濃度にドープされた第３
と第４の領域、８０・・・第２チヤンネル。

Claims (1)

    【特許請求の範囲】
  1. （１）平坦な表面を有する第１導電率型の半導体材料か
    ら成る本体中に設けられ、上記平坦な表面から内部に延
    長し相互間に或る長さの第１チャンネルを形成するよう
    に隔置されている、何れかの導電率型を持つ高度にドー
    プされた第１と第２の領域と、 上記第１と第２の領域および上記チャンネルの上方に上
    記平坦な表面上に設けられたシリコン酸化物の層と、 上記第１と第２の領域および上記チャンネルの上方に上
    記シリコン酸化物層上に設けられたシリコン層と、 上記シリコン層中に上記シリコン酸化物層まで延長する
    ように設けられ、相互間に少くとも上記第１チャンネル
    の長さと同じ長さを有し第１チヤンネルに実質的に対向
    している第２チャンネルを形成するように隔てられてい
    る、何れかの導電率型を持つ高度にドープされた第３お
    よび第４の領域と、 上記本体およびシリコン層から絶縁されて上記第１およ
    び第２のチャンネルの間にこれら両領域と実質的に整合
    して設けられており、上記第１チャンネルと実質的に同
    一の長さを有するゲートと、を具備して成る、平坦な表
    面を有する第１導電率型の半導体材料本体を有する集積
    回路用の共通ゲートを有するＭＯＳ電界効果トランジス
    タ対。
JP61201178A 1985-08-26 1986-08-26 Ｍｏｓ電界効果トランジスタ対 Pending JPS6358861A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US76914685A 1985-08-26 1985-08-26
US769146 1996-12-18

Publications (1)

Publication Number Publication Date
JPS6358861A true JPS6358861A (ja) 1988-03-14

Family

ID=25084598

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61201178A Pending JPS6358861A (ja) 1985-08-26 1986-08-26 Ｍｏｓ電界効果トランジスタ対

Country Status (4)

Country Link
JP (1) JPS6358861A (ja)
KR (1) KR870002667A (ja)
DE (1) DE3628233A1 (ja)
SE (1) SE8603491L (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69023765T2 (de) * 1990-07-31 1996-06-20 Ibm Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten Feldeffekttransistoren mit Wolfram-Gitter und sich daraus ergebende Struktur.

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59103380A (ja) * 1982-11-09 1984-06-14 ノーザン・テレコム・リミテッド 積層形ｍｏｓトランジスタおよびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59103380A (ja) * 1982-11-09 1984-06-14 ノーザン・テレコム・リミテッド 積層形ｍｏｓトランジスタおよびその製造方法

Also Published As

Publication number Publication date
KR870002667A (ko) 1987-04-06
DE3628233A1 (de) 1987-02-26
SE8603491D0 (sv) 1986-08-19
SE8603491L (sv) 1987-02-27

Similar Documents

Publication Publication Date Title
US4497106A (en) Semiconductor device and a method of manufacturing the same
JP3728073B2 (ja) 電界効果によって制御可能な半導体デバイス及びその製造方法
US4749441A (en) Semiconductor mushroom structure fabrication
US4922315A (en) Control gate lateral silicon-on-insulator bipolar transistor
JP2001044435A (ja) 高導電性トレンチ構造
KR100289474B1 (ko) Dmos 트랜지스터를 제조하기 위한 방법
US4396930A (en) Compact MOSFET device with reduced plurality of wire contacts
JPS61187224A (ja) シリコン基板上に電界効果装置を製造する方法
JPH021164A (ja) 埋込みトランジスタ・コンデンサの形成方法
JPS63281465A (ja) 電界効果トランジスタ及びその中間体の製造方法
JPH0348656B2 (ja)
US4229755A (en) Fabrication of very large scale integrated circuits containing N-channel silicon gate nonvolatile memory elements
JPH065706B2 (ja) ＢｉＣＭＯＳ素子の製造方法
US4999691A (en) Integrated circuit with stacked MOS field effect transistors
JP2560376B2 (ja) Ｍｏｓトランジスタの製造方法
JP3196229B2 (ja) 半導体装置
US3979765A (en) Silicon gate MOS device and method
JPS6358861A (ja) Ｍｏｓ電界効果トランジスタ対
US4772568A (en) Method of making integrated circuit with pair of MOS field effect transistors sharing a common source/drain region
JP2662879B2 (ja) 絶縁ゲート電界効果トランジスタの製造方法
JPS6242391B2 (ja)
JPH0350771A (ja) 半導体装置
US5145798A (en) Method of fabricating an insulated gate field effect transistor having lightly-doped source and drain extensions using an oxide sidewall spacer method
JPS6112390B2 (ja)
JP3158704B2 (ja) 絶縁ゲート電界効果トランジスタの製造方法