JP2667465B2 - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、MOS型電界効果トランジスタ（以下MOSFET
と略記）を具備する半導体装置に関するもので、特に該
MOSFETの構造、材料に係るものである。
と略記）を具備する半導体装置に関するもので、特に該
MOSFETの構造、材料に係るものである。
（従来の技術） 従来のMOSFETは、第８図に示すように半導体基板１上
に酸化膜２を形成し、その上にゲート電極３を形成した
後、ゲート電極３の両側に、半導体基板１との間にPN接
合が形成されるようにボロン又はヒ素等の不純物を拡散
し、ソース・ドレイン領域4,5を形成し、構成されてい
る。通常のMOSFETでは半導体基板はシリコン単結晶を用
いている。
に酸化膜２を形成し、その上にゲート電極３を形成した
後、ゲート電極３の両側に、半導体基板１との間にPN接
合が形成されるようにボロン又はヒ素等の不純物を拡散
し、ソース・ドレイン領域4,5を形成し、構成されてい
る。通常のMOSFETでは半導体基板はシリコン単結晶を用
いている。
前記第１従来例に対し、第９図に示すように、絶縁基
板上に多結晶シリコン膜を形成し、この上に第８図に示
したMOSFETを形成した第２の従来例があり、液晶表示デ
バイス等に使用されている。第９図において、絶縁体基
板６上に多結晶シリコン膜７を堆積し、多結晶シルコン
膜７上にゲート酸化膜８及びゲート電極９を形成した
後、この積層膜の両側にボロン又はヒ素等の不純物を拡
散し、ソース・ドレイン領域10,11を形成し、基板主面
に平行な多結晶シリコン膜を導電チャネル形成領域とす
るMOSFETが得られる。このようなMOSFETの特徴として、
多層にトランジスタを積層できる等の利点がある。
板上に多結晶シリコン膜を形成し、この上に第８図に示
したMOSFETを形成した第２の従来例があり、液晶表示デ
バイス等に使用されている。第９図において、絶縁体基
板６上に多結晶シリコン膜７を堆積し、多結晶シルコン
膜７上にゲート酸化膜８及びゲート電極９を形成した
後、この積層膜の両側にボロン又はヒ素等の不純物を拡
散し、ソース・ドレイン領域10,11を形成し、基板主面
に平行な多結晶シリコン膜を導電チャネル形成領域とす
るMOSFETが得られる。このようなMOSFETの特徴として、
多層にトランジスタを積層できる等の利点がある。
しかしながら第２従来例のMOSFETを、LSIに含まれる
回路素子として使用する場合に、次のような問題点を生
ずる。即ち該MOSFETを作成する場、ソース・ドレイン領
域はＰ型又はＮ型の不純物を熱拡散、又はイオン注入に
よって形成する。その後、パッシベーション膜形成等の
熱工程が、LSI作成には必要であり、この熱工程によ
り、ソース・ドレイン領域の不純物の熱拡散による拡が
りが生ずる。
回路素子として使用する場合に、次のような問題点を生
ずる。即ち該MOSFETを作成する場、ソース・ドレイン領
域はＰ型又はＮ型の不純物を熱拡散、又はイオン注入に
よって形成する。その後、パッシベーション膜形成等の
熱工程が、LSI作成には必要であり、この熱工程によ
り、ソース・ドレイン領域の不純物の熱拡散による拡が
りが生ずる。
通常多結晶シルコンは、結晶粒界を持ち、結晶粒界に
はダングリングボンド（dangling bond、未結合手）や
空格子（vacancy）が多く、不純物の熱拡散が速い。全
体として多結晶シリンコの不純物の熱拡散係数は、単結
晶シリコンに比べて、数倍から数10倍である。このた
め、ソース・ドレイン間の距離を小さくしたとき、第１
従来例のMOSFETではソース・ドレイン領域が熱拡散でつ
ながることのない場合でも、第２従来例のMOSFETではソ
ース・ドレイン間がつながるという問題が生じてくる。
はダングリングボンド（dangling bond、未結合手）や
空格子（vacancy）が多く、不純物の熱拡散が速い。全
体として多結晶シリンコの不純物の熱拡散係数は、単結
晶シリコンに比べて、数倍から数10倍である。このた
め、ソース・ドレイン間の距離を小さくしたとき、第１
従来例のMOSFETではソース・ドレイン領域が熱拡散でつ
ながることのない場合でも、第２従来例のMOSFETではソ
ース・ドレイン間がつながるという問題が生じてくる。
現在のLSI工程では、第１従来例のMOSFETの前記不純
物の拡がりは約1000Å程度である。従ってソース・ドレ
イン間の距離が１μｍ程度でも問題はないが、第２従来
例のMOSFETでは、前記不純物の拡がりは約１μｍ程度で
あり、問題となる。第２従来例のMOSFETの絶縁基板６が
シリコン単結晶基板であっても同様の問題が生ずる。
物の拡がりは約1000Å程度である。従ってソース・ドレ
イン間の距離が１μｍ程度でも問題はないが、第２従来
例のMOSFETでは、前記不純物の拡がりは約１μｍ程度で
あり、問題となる。第２従来例のMOSFETの絶縁基板６が
シリコン単結晶基板であっても同様の問題が生ずる。
（発明が解決しようとする課題） 前述のように、多結晶シリコンを導電チャネル形成領
域とするMOSFETは、単結晶シリコンを用いたMOSFETに比
し、導電チャネル形成領域におけるソース・ドレイン領
域の不純物の熱拡散による拡がりが大きいため、導電チ
ャネル形成領域の長さを小さくすることがきない。これ
により多結晶シリコンを導電チャネル形成領域とするMO
SFETでは、横方向の微細化が困難であるという課題があ
る。
域とするMOSFETは、単結晶シリコンを用いたMOSFETに比
し、導電チャネル形成領域におけるソース・ドレイン領
域の不純物の熱拡散による拡がりが大きいため、導電チ
ャネル形成領域の長さを小さくすることがきない。これ
により多結晶シリコンを導電チャネル形成領域とするMO
SFETでは、横方向の微細化が困難であるという課題があ
る。
本発明の目的は、多結晶シリコンを導電チャネル形成
領域とするMOSFETであって、しかも従来に比し横方向の
より微細化が可能な構造のMOSFETを実現することであ
る。
領域とするMOSFETであって、しかも従来に比し横方向の
より微細化が可能な構造のMOSFETを実現することであ
る。
［発明の構成］ （課題を解決するための手段とその作用） 本発明の特許請求の範囲第１項（以下第１請求項と略
記）記載の半導体装置は、半導体基板又は絶縁体基板の
主面上に、半導体基板の場合には半導体膜又は半導体膜
と絶縁膜との積層膜を介して、絶縁体基板の場合には半
導体膜を介して形成される複数の結晶粒をもつ多結晶シ
ルコンから成る突出部と、該突出部側壁にゲート絶縁膜
を介して対向するゲート電極と、該突出部側壁に形成さ
れ且つ前記基板の厚さ方向の導電チャネル形成領域と、
形成された該突出部の頂部に不純物に拡散形成したソー
ス又はドレインの領域と、形成された該突出部の底部側
方に該半導体膜を経て不純物を拡散形成したドレイン又
はソースの領域を持つMOS型電界効果トランジスタを具
備することを特徴とする。なお、以下において、半導体
基板の場合の半導体膜又は半導体膜と絶縁膜との積層膜
あるいは絶縁体基板の場合の半導体膜を、所定の膜と呼
ぶことがある。又複数の結晶粒をもつ多結晶シリコンと
は、単結晶シリコン以外の多結晶シリコン即ち結晶粒の
大きさについては限定されない多結晶シリコンである。
記）記載の半導体装置は、半導体基板又は絶縁体基板の
主面上に、半導体基板の場合には半導体膜又は半導体膜
と絶縁膜との積層膜を介して、絶縁体基板の場合には半
導体膜を介して形成される複数の結晶粒をもつ多結晶シ
ルコンから成る突出部と、該突出部側壁にゲート絶縁膜
を介して対向するゲート電極と、該突出部側壁に形成さ
れ且つ前記基板の厚さ方向の導電チャネル形成領域と、
形成された該突出部の頂部に不純物に拡散形成したソー
ス又はドレインの領域と、形成された該突出部の底部側
方に該半導体膜を経て不純物を拡散形成したドレイン又
はソースの領域を持つMOS型電界効果トランジスタを具
備することを特徴とする。なお、以下において、半導体
基板の場合の半導体膜又は半導体膜と絶縁膜との積層膜
あるいは絶縁体基板の場合の半導体膜を、所定の膜と呼
ぶことがある。又複数の結晶粒をもつ多結晶シリコンと
は、単結晶シリコン以外の多結晶シリコン即ち結晶粒の
大きさについては限定されない多結晶シリコンである。
上記構成のMOSFETでは、基板の厚さ方向即ち基板とほ
ぼ垂直の縦方向に導電チャネル形成領域が設けられるの
で、基板主面と平行な横方向の寸法が増加することなく
チャネル長を増加することができる。多結晶シリコンか
ら成る前記導電チャネル形成領域におけるソース・ドレ
イン領域の不純物の熱拡散による拡がりが、単結晶シリ
コンに比し大きくても、チャネルの長さ即ち突出部の縦
方向の長さ（高さ）を予め大きくしておけば、ソース・
ドレイン領域が熱拡散によりつながらないようにするこ
とが可能である。これにより横方向の素子形成の微細化
が従来に比べ容易になされる。
ぼ垂直の縦方向に導電チャネル形成領域が設けられるの
で、基板主面と平行な横方向の寸法が増加することなく
チャネル長を増加することができる。多結晶シリコンか
ら成る前記導電チャネル形成領域におけるソース・ドレ
イン領域の不純物の熱拡散による拡がりが、単結晶シリ
コンに比し大きくても、チャネルの長さ即ち突出部の縦
方向の長さ（高さ）を予め大きくしておけば、ソース・
ドレイン領域が熱拡散によりつながらないようにするこ
とが可能である。これにより横方向の素子形成の微細化
が従来に比べ容易になされる。
本発明な第２請求項に係る半導体装置は、前記突出部
の両側壁に、該突出部を挟んで対向するゲート電極を有
する第１請求項記載の半導体装置である。
の両側壁に、該突出部を挟んで対向するゲート電極を有
する第１請求項記載の半導体装置である。
この半導体装置におけるMOSFETは、１つの突出部即ち
共通のベース領域内に形成される互いに対向する２つの
導電チャネル形成領域と、該導電チャネル形成領域端部
に設けられる少なくともいずれか一方が共通なソース領
域及びドレイン領域又はそれぞれ分離されたソース領域
及びドレイン領域とによる１つ又は２つのMOSFETとする
ことができる。これにより、基板主面上の素子形成の有
効面積を増加し、より高い集積度の半導体装置が得ら
れ、望ましい。
共通のベース領域内に形成される互いに対向する２つの
導電チャネル形成領域と、該導電チャネル形成領域端部
に設けられる少なくともいずれか一方が共通なソース領
域及びドレイン領域又はそれぞれ分離されたソース領域
及びドレイン領域とによる１つ又は２つのMOSFETとする
ことができる。これにより、基板主面上の素子形成の有
効面積を増加し、より高い集積度の半導体装置が得ら
れ、望ましい。
（実施例） 以下に本発明の半導体装置におけるMOSFETの実施例の
一例について、図面を参照して説明する。第１図及び第
２図は、上記MOSFETのそれぞれ模式的断面図及び半面図
である。又第３図ないし第７図は、該MOSFETの製造工程
を説明するための模式図である。
一例について、図面を参照して説明する。第１図及び第
２図は、上記MOSFETのそれぞれ模式的断面図及び半面図
である。又第３図ないし第７図は、該MOSFETの製造工程
を説明するための模式図である。
第３図に示すように、先ずミラー指数（911）、比抵
抗10Ω・cmのシリコン単結晶基板21を用意し、該基板上
に熱酸化により、膜厚0.5μｍの酸化膜22を形成する。
次にその上に厚さ２μｍの多結晶シリコン膜23を、700
℃でLPCVD（減圧CVD）法により、堆積する。
抗10Ω・cmのシリコン単結晶基板21を用意し、該基板上
に熱酸化により、膜厚0.5μｍの酸化膜22を形成する。
次にその上に厚さ２μｍの多結晶シリコン膜23を、700
℃でLPCVD（減圧CVD）法により、堆積する。
次に第４図に示すように、多結晶シリコ膜23にボロン
（Ｂ）を100kV、１×1011atoms/cm2の条件でイオン注入
した後、素子分離領域に選択的に酸化膜24を形成する。
その後反応性イオンエッチング法により、素子形成領域
を選択的にエッチングして溝を掘り、該領域の多結晶シ
リコン膜の断面が凸字形になるようにする。この多結晶
シルコン膜は、中央の断面がほぼ長方形で幅ｗ＝１μｍ
の突出部23a（１点鎖線で囲まれた部分）及び底部の多
結晶シルコン膜23bに便宜上分けられる。
（Ｂ）を100kV、１×1011atoms/cm2の条件でイオン注入
した後、素子分離領域に選択的に酸化膜24を形成する。
その後反応性イオンエッチング法により、素子形成領域
を選択的にエッチングして溝を掘り、該領域の多結晶シ
リコン膜の断面が凸字形になるようにする。この多結晶
シルコン膜は、中央の断面がほぼ長方形で幅ｗ＝１μｍ
の突出部23a（１点鎖線で囲まれた部分）及び底部の多
結晶シルコン膜23bに便宜上分けられる。
次に第５図に示すように、厚さ200Åのゲート酸化膜2
5を900℃で乾燥酸素を使用して形成する。
5を900℃で乾燥酸素を使用して形成する。
次に、第６図及び第７図に示すようにLPCVD法により
不純物ドープした多結晶シリコン膜26を2000Å堆積し、
次に突出部23dの側壁とゲート取出し電極形成予定領域
上とをレジストで覆い、反応性イオンエッチング法によ
り突出部側面にゲート電極となる多結晶シリコン膜26a
及び酸化膜24上にゲート取出し電極となる多結晶シリコ
ン膜26bがそれぞれ残るようにエッチングを行なう。
不純物ドープした多結晶シリコン膜26を2000Å堆積し、
次に突出部23dの側壁とゲート取出し電極形成予定領域
上とをレジストで覆い、反応性イオンエッチング法によ
り突出部側面にゲート電極となる多結晶シリコン膜26a
及び酸化膜24上にゲート取出し電極となる多結晶シリコ
ン膜26bがそれぞれ残るようにエッチングを行なう。
次に第１図及び第２図に示すようにソース及びドレイ
ンを形成するためのAsを20kV、１×1015atoms/cm2の条
件で選択的にイオン注入し、ソース領域27及びドレイン
領域28を形成する。この場合領域27をドレイン、領域28
をソースとすることも可能である。その後酸化を行ない
ソース領域27及びドレイン領域28上にコンタクトホール
を開け、不純物をドープした低抵抗の多結晶シリコン29
を溝の中にLPCVD法により埋め込み、Al30により配線を
行ない、ソース電極30S、ドレイン電極30D1、30D2を形
成する。
ンを形成するためのAsを20kV、１×1015atoms/cm2の条
件で選択的にイオン注入し、ソース領域27及びドレイン
領域28を形成する。この場合領域27をドレイン、領域28
をソースとすることも可能である。その後酸化を行ない
ソース領域27及びドレイン領域28上にコンタクトホール
を開け、不純物をドープした低抵抗の多結晶シリコン29
を溝の中にLPCVD法により埋め込み、Al30により配線を
行ない、ソース電極30S、ドレイン電極30D1、30D2を形
成する。
第１図に示すMOSFETは、本発明の第１及び第２請求項
に係るFETである。即ち半導体基板21の主面上に酸化膜2
2及び多結晶シリコン膜23bを介して多結晶シリコンから
成る突出部23aが形成されている。突出部23aの両側壁に
はそれぞれゲート酸化膜25を介して該側壁と対向する一
対のゲート電極26aが設けられる。突出部23aの上方及び
下方にソース・ドレイン領域27、28が形成され、突出部
側壁は、基板主面にほぼ垂直であるから、該突出部側壁
に基板の厚さ方向の導電チャネル形成領域が形成され
る。これらによりゲート電極26a、ゲート酸化膜25及び
突出部側壁とから成るMOS構造を持つ例えばソース電極
共通の２つの縦型MOSFETが得られる。
に係るFETである。即ち半導体基板21の主面上に酸化膜2
2及び多結晶シリコン膜23bを介して多結晶シリコンから
成る突出部23aが形成されている。突出部23aの両側壁に
はそれぞれゲート酸化膜25を介して該側壁と対向する一
対のゲート電極26aが設けられる。突出部23aの上方及び
下方にソース・ドレイン領域27、28が形成され、突出部
側壁は、基板主面にほぼ垂直であるから、該突出部側壁
に基板の厚さ方向の導電チャネル形成領域が形成され
る。これらによりゲート電極26a、ゲート酸化膜25及び
突出部側壁とから成るMOS構造を持つ例えばソース電極
共通の２つの縦型MOSFETが得られる。
上述のMOS構造を持つFETにおいては、素子形成領域の
横方向のサイズを変化することなく、突出部の高さを調
整して所望の長さの導電チャネル形成領域が得られる。
このMOSFETにおいては、ソース・ドレイン領域形成後LS
I作成完了までに、各種の熱処理をうけ、ソース・ドレ
イン領域の不純物の熱拡散による拡がりが生じ、ソース
・ドレイン間の距離が小さくなるが、予めこのソース・
ドレイン領域の拡がりを考慮して突出部の高さは決めら
れるので、ソース・ドレイン間がつながるという従来技
術の問題点を解決される。これにより、横方向の微細化
が可能となると共に、後工程における熱処理条件の自由
度が増加する。
横方向のサイズを変化することなく、突出部の高さを調
整して所望の長さの導電チャネル形成領域が得られる。
このMOSFETにおいては、ソース・ドレイン領域形成後LS
I作成完了までに、各種の熱処理をうけ、ソース・ドレ
イン領域の不純物の熱拡散による拡がりが生じ、ソース
・ドレイン間の距離が小さくなるが、予めこのソース・
ドレイン領域の拡がりを考慮して突出部の高さは決めら
れるので、ソース・ドレイン間がつながるという従来技
術の問題点を解決される。これにより、横方向の微細化
が可能となると共に、後工程における熱処理条件の自由
度が増加する。
前記第２従来例の多結晶シリコンを用いたMOSFETにお
いては、多結晶シリコンの拡散係数が大きいため、横方
向の大きさが10μｍ程度のMOSFETしか形成できなかった
が、本発明の前記実施例では、ソース・ドレイン領域を
含む横方向の大きさが５μｍ以下のMOSFETが容易に作成
できるようになった。
いては、多結晶シリコンの拡散係数が大きいため、横方
向の大きさが10μｍ程度のMOSFETしか形成できなかった
が、本発明の前記実施例では、ソース・ドレイン領域を
含む横方向の大きさが５μｍ以下のMOSFETが容易に作成
できるようになった。
前記実施例のMOSFETでは、シリコン単結晶基板21と多
結晶シリコンの突出部23aとの間に酸化膜22及び多結晶
シリコン膜23bとを介在させ、又その製造方法は多結晶
シリコン膜23を堆積した後、反応性イオンエッチング法
により溝を掘り、突出部23aと多結晶シリコン膜23bを同
時に形成した。本発明に係るMOSFETは前記実施例に限定
されるものでなく、例えばシリコン単結晶基板主面を半
導体膜で覆った後、多結晶シリコンから成る突出部を形
成して得られる構造のMOSFETであっても差支えないこと
は勿論である。
結晶シリコンの突出部23aとの間に酸化膜22及び多結晶
シリコン膜23bとを介在させ、又その製造方法は多結晶
シリコン膜23を堆積した後、反応性イオンエッチング法
により溝を掘り、突出部23aと多結晶シリコン膜23bを同
時に形成した。本発明に係るMOSFETは前記実施例に限定
されるものでなく、例えばシリコン単結晶基板主面を半
導体膜で覆った後、多結晶シリコンから成る突出部を形
成して得られる構造のMOSFETであっても差支えないこと
は勿論である。
［発明の効果］ これまで述べたように、本発明に係るMOSFETの導電チ
ャネル形成領域は多結晶シルコンより成るものである
ば、該領域を基板にほぼ垂直の突出部側壁に設けたこと
により、該領域におけるソース・ドレインの不純物の熱
拡散による拡がりが大きくても、横方向の大きさを変え
ずに突出部の高さを適当値として、ソース及びドレイン
のつながることを防止できる。これにより実施例に見ら
れるように、従来に比しMOSFETの横方向の大きさ大幅に
微細化することが可能となる。更にリソグラフィ技術が
進歩するにつれて本発明のMOSFETの横方向の大きさを小
さくすることが可能となり、より集積度の大きいLSIに
本発明を適用するこができる。
ャネル形成領域は多結晶シルコンより成るものである
ば、該領域を基板にほぼ垂直の突出部側壁に設けたこと
により、該領域におけるソース・ドレインの不純物の熱
拡散による拡がりが大きくても、横方向の大きさを変え
ずに突出部の高さを適当値として、ソース及びドレイン
のつながることを防止できる。これにより実施例に見ら
れるように、従来に比しMOSFETの横方向の大きさ大幅に
微細化することが可能となる。更にリソグラフィ技術が
進歩するにつれて本発明のMOSFETの横方向の大きさを小
さくすることが可能となり、より集積度の大きいLSIに
本発明を適用するこができる。
第１図及び第２図は本発明の半導体装置に係るMOSFETの
一実施例の断面図及び平面図、第３図ないし第６図は第
１図及び第２図に示すMOSFETの製造工程を示す断面図、
第７図は第６図に示すMOSFETの平面図、第８図及び第９
図は従来技術を説明するためのMOSFETの第１従来例及び
第２従来例の断面図である。 21……半導体基板、22……介在する所定の膜（酸化
膜）、23b……介在する所定の膜（多結晶シリコン
膜）、23a……多結晶シリコンから成る突出部、25……
ゲート絶縁膜、26a……ゲート電極、27……ソース領
域、28……ドレイン領域、29……低抵抗の多結晶シリコ
ン、30（30S,30D1,30D2）……Al電極配線。
一実施例の断面図及び平面図、第３図ないし第６図は第
１図及び第２図に示すMOSFETの製造工程を示す断面図、
第７図は第６図に示すMOSFETの平面図、第８図及び第９
図は従来技術を説明するためのMOSFETの第１従来例及び
第２従来例の断面図である。 21……半導体基板、22……介在する所定の膜（酸化
膜）、23b……介在する所定の膜（多結晶シリコン
膜）、23a……多結晶シリコンから成る突出部、25……
ゲート絶縁膜、26a……ゲート電極、27……ソース領
域、28……ドレイン領域、29……低抵抗の多結晶シリコ
ン、30（30S,30D1,30D2）……Al電極配線。
Claims (2)
- 【請求項１】半導体基板又は絶縁体基板の主面上に、半
導体基板の場合には半導体膜又は半導体膜と絶縁膜との
積層膜を介して、絶縁体基板の場合には半導体膜を介し
て形成される複数の結晶粒をもつ多結晶シリコンから成
る突出部と、該突出部側壁にゲート絶縁膜を介して対向
するゲート電極、該突出部側壁に形成され且つ前記基板
の厚さ方向の導電チャネル形成領域と、形成された該突
出部の頂部に不純物を拡散形成したソース又はドレイン
の領域と、形成された該突出部の底部側方に該半導体膜
を経て不純物を拡散形成したドレイン又はソースの領域
を持つMOS型電界効果トランジスタを具備することを特
徴とする半導体装置。 - 【請求項２】突出部の両側壁に、該突出部を挾んで対向
するゲート電極を有する特許請求の範囲第１項記載の半
導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231058A JP2667465B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体装置 |
| EP89117026A EP0363670B1 (en) | 1988-09-14 | 1989-09-14 | MOS field-effect transistor |
| DE68925092T DE68925092T2 (de) | 1988-09-14 | 1989-09-14 | MOS-Feldeffekttransistor |
| KR1019900003344A KR940001505B1 (ko) | 1988-09-14 | 1990-03-13 | 반도체장치 |
| US07/700,311 US5181088A (en) | 1988-09-14 | 1991-05-08 | Vertical field effect transistor with an extended polysilicon channel region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231058A JP2667465B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279475A JPH0279475A (ja) | 1990-03-20 |
| JP2667465B2 true JP2667465B2 (ja) | 1997-10-27 |
Family
ID=16917627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63231058A Expired - Fee Related JP2667465B2 (ja) | 1988-09-14 | 1988-09-14 | 半導体装置 |
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| JP (1) | JP2667465B2 (ja) |
| KR (1) | KR940001505B1 (ja) |
| DE (1) | DE68925092T2 (ja) |
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| US7335570B1 (en) | 1990-07-24 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| EP0468758B1 (en) * | 1990-07-24 | 1997-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| US5302843A (en) * | 1990-07-26 | 1994-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Improved vertical channel transistor |
| US5214301A (en) * | 1991-09-30 | 1993-05-25 | Motorola, Inc. | Field effect transistor having control and current electrodes positioned at a planar elevated surface |
| JPH05206394A (ja) * | 1992-01-24 | 1993-08-13 | Mitsubishi Electric Corp | 電界効果トランジスタおよびその製造方法 |
| US5324673A (en) * | 1992-11-19 | 1994-06-28 | Motorola, Inc. | Method of formation of vertical transistor |
| US6118149A (en) * | 1997-03-17 | 2000-09-12 | Kabushiki Kaisha Toshiba | Trench gate MOSFET |
| JP5701477B2 (ja) * | 2008-09-18 | 2015-04-15 | マイクロンメモリジャパン株式会社 | 電界効果トランジスタ、メモリセル、および電界効果トランジスタの製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2052853A (en) * | 1979-06-29 | 1981-01-28 | Ibm | Vertical fet on an insulating substrate |
| US4470060A (en) * | 1981-01-09 | 1984-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display with vertical non-single crystal semiconductor field effect transistors |
| JPS5897868A (ja) * | 1981-12-08 | 1983-06-10 | Canon Inc | 多結晶薄膜トランジスタ |
| JPS61144875A (ja) * | 1984-12-18 | 1986-07-02 | Mitsubishi Electric Corp | Ｍｏｓ集積回路 |
-
1988
- 1988-09-14 JP JP63231058A patent/JP2667465B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-14 EP EP89117026A patent/EP0363670B1/en not_active Expired - Lifetime
- 1989-09-14 DE DE68925092T patent/DE68925092T2/de not_active Expired - Fee Related
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1990
- 1990-03-13 KR KR1019900003344A patent/KR940001505B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910017673A (ko) | 1991-11-05 |
| EP0363670A3 (en) | 1990-11-22 |
| DE68925092D1 (de) | 1996-01-25 |
| JPH0279475A (ja) | 1990-03-20 |
| DE68925092T2 (de) | 1996-05-30 |
| KR940001505B1 (ko) | 1994-02-23 |
| EP0363670B1 (en) | 1995-12-13 |
| EP0363670A2 (en) | 1990-04-18 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |