JPS5948574B2 - プログラマブル・アレイ論理回路 - Google Patents

プログラマブル・アレイ論理回路

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JPS5948574B2
JPS5948574B2 JP53060896A JP6089678A JPS5948574B2 JP S5948574 B2 JPS5948574 B2 JP S5948574B2 JP 53060896 A JP53060896 A JP 53060896A JP 6089678 A JP6089678 A JP 6089678A JP S5948574 B2 JPS5948574 B2 JP S5948574B2
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gates
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Description

【発明の詳細な説明】 本発明１はプログラマブル・アレイ論理回路に関する。
バイポーラＦＲＯＭ（プログラマブル・リードオンリー
・メモリー）中に用いられている溶断可能なリンクを用
いてディジタル・システム・デザイナ−は「シリコン上
に書き込む」ことが可能となった。
アルゴリズム、処理手順、プール伝達関数を通常の集積
回路型リード・オンリーメモリー（読出し専用記憶素子
）中に数秒以内に永久的に書き込むことができる。
ＦＲＯＭは、高速電算機や制御装置のマイクロプログラ
ム・ストア、ミニコンピユータやマイクロコンピュータ
の不揮発性プログラム・ストア、高速文字発生装置、高
速参照テーブルといった多数の目的に用いられる。
更に最近になって、プログラマブル集積回路は論理回路
アレイへと拡張された。
これらの回路は時にＰＬＡ（プログラマブル・ロジック
・アレイ）とかＦＰＤＡ（フィールド・プログラマブル
・ロジック・アレイ）と呼ばれる。
以前のマスク・プログラマブル回路とは異なり、ＦＰＤ
Ａは裏面工場以外の場所でもプログラムすることができ
る。
プログラム°デザイン中に問題が生じた場合には、いつ
でも単に、新しいＦＰＬＡプログラムを書き込み古いＦ
ＰＬＡを廃棄することによって修正することができる。
もしある特定の応用分野において十分な数量の需用があ
り、コスト的に引さ合う場合には、マスクを設計してマ
スク・プログラマブル・アレイを作ることもできる。
ＰＬＡはランダム・ロジック回路鋼やデータ・ルーテン
グ、コード変換装置、命令解読装置、ステート・シーケ
ンスその他種々の機能を実現するのに用いられる。
ＰＬＡやＦＰＬＡの一般的な議論に関しては［電子機器
の設計Ｊ （Ｅｌｅｃｔｒｏｎｉｃ［）ｅｓｉｎｇ）誌
第１８巻２４〜３０頁（１９７６年９月１日発行）に掲
載された［ＰＬＡかμＰ？競合する場合と協力する場合
（ＰＬＡｓｏｒμＰｓ？ＡｔＴｉｍｅｓ Ｔｈｅｙ Ｃ
ｏｍｐｅｔｅ、ａｎｄ Ａｔ ＴｉｍｅｓＴｈｅｙ
Ｃｏｏｐｅｒａｔｅ ） Ｊを参照されたい。
今日のＦＰＬＡは、論理ＡＮＤゲート及び論理ＯＲゲー
トのアレイから構成され、上記アレイは特定の機能を果
たすようにプログラムすることができる。
その出力は選択された論理積（論理ＡＮＤ）の論理和（
論理ＯＲ）となる。
尚、上記論理積は選択された入力に選択された符号を付
したものの積である。
ＦＲＬＡは、（１）任意の入力線が任意のＡＮＤゲート
入力に接続でき、（２）任意の論理積（ＡＮＤ出力）が
任意のＯＲゲートによって和を取り得る、という機能に
よってプログラムできる。
上記の機能は、（１）回路入力とＡＮＤゲートの間、及
び（２）ＡＮＤゲート出力とＯＲゲート入力の間にプロ
グラマブル・アレイもしくはマトリックスを設けること
によって実現される。
ＦＲＯＭの場合と同様にＦ ＲＬＡも２つのアレイの間
の導電体を熔断するか熔断しないで残しておくかするこ
とによってプログラムされる。
かかるＦＰＬＡの例としてはシグネテイツクス社のモデ
ル８２８１００及び８２８１０１がある。
上述した現今のＦＰＬＡは、数多くの応用例において有
用ではあるが、次の欠点を有する。
第１に、１個のＦＰＬＡに対して２個のフ宅グラマプル
・アレイを用いているためにＩＣチップがかなり大型に
なる。
従って歩止まりが悪く、コストが高く、ＩＣパッケージ
が大型になる。
第２に、かかるＦＰＬＡのフレキシビリティには限度が
あり、入力数、スピード、更に最も重要と思われるアー
キテクチャにおいて制限を受ける。
今日のＦＰＬＡは実行可能なロジック・オペレーション
（論理演算）、アリスメテイツク・オペレーション（四
則演算）において強い制限を受けている。
従って、本発明の目的の１つはフィールド・プログラマ
ブル・回路アレイの改良を行う点にある；本発明の今１
つの目的は、テップ寸法が小さく、従って製造及びパッ
ケージングのコストの低い改良型フィールド・プログラ
マブル論理回路アレイを与える点にある： 本発明の今１つの目的はそのアーキテクチャ設計と機能
の面において改良された改良型フィールド・プログラマ
ブル論理回路アレイを与える点にある： 本発明の今１つの目的は、回路設計及び回路の組立てに
おいて最大のフレキシビリティを与えるフィルド・プロ
グラマブル論理アレイのファミリを与える点にある； 本発明の更に今１つの目的は論理回路機能だけでなく、
四則回路機能をも有するフィールド・プログラマブル回
路アレイを与える点にある。
本発明によれば、改良型ＦＰＬＡは単一のプログラマブ
ル・回路入力アレイ、即ちプログラマブル・回路人力マ
トリクスと、複数のＡＮＤゲート入力とから構成される
（論理積項）。
ＡＮＤゲートのサブグループからの出力は次に個々の特
定のＯＲゲート入力へ固定的に接続される（論理積の論
理和）。
以後、改良型ＦＰＬＡをプログラマブル・アレイ・ロジ
ック（ＰＡＬ）と呼ぶ。
ＡＮＤゲートの入力をプログラマブル、即ち回路設計者
が選択できるようにし、ＯＲゲートの入力をノンプログ
ラマブルとすることにより、設計上のフレキシリティが
ある程度犠牲になる。
しかしＰＡＬのＩＣテップ寸法を小さくすることにより
、フレキシビリティのわずかな損失を補って余りある利
点が得られる。
テップ寸法を／ＪＳさくすることにより歩止りが大きく
なり従ってコストが安くなる。
更にまたチップ寸法を小さくすることにより、より小さ
くより簡便なパッケージングを用いることができ乙。
例えば、幅７．５ ｍｘ、長さ２５ｍｍの一２０ピン・
パッケージは容易に製作できる。
これに対して上記のＰＡＬと同等の回路機能を有する現
今のＦＰＬＡでは１５Ｘ３５ｍｍの２８ピン・パッケー
ジを要する。
本発明の別の観点によれば、ＰＡＬは、設計上、演算上
今日のＦＰＬＡよりも大きなフレキシビリティを有する
。
この点はアーキテクチャの設計を改良することによって
達成される。
アーキテクチャの改良点の１つは、帰還をかけたレジス
タ付きの出貨を用いる点である。
ＯＲゲートの出力にレジスターが設けられ、ＯＲゲート
出力の一時格納のために用いられる。
更にかかる各レジスタからＡＮＤゲート・アレイへの帰
還路が設けられる。
上記の組合わせによってステート・シーケンサが形成さ
れ、カウント・アップ、カウント・ダウン、シフト、ス
キップ、ブランチといった基本的なシーケンスが行える
ようにプログラムすることができる。
本発明のもう１つの観点によれば、ＯＲゲートの出力か
らＡＮＤゲート・アレイへ帰還路が設けられる。
上記帰還路によってＯＲゲートの出力はそれが出力ピン
上に現われると同時にＡＮＤゲート・アレイへと送り返
される。
更にＯＲゲート出力を選択的に作動したり休止したりす
るためのプログラム可能な手段が設けられる。
ＯＲゲート出力が作動された場合には当該ＯＲゲート出
力はＰＡＬＡ力となる。
休止された場合には上記出力ピンは１つのＰＡＬ入カピ
ンとして用いることができ、帰還路がＡＮＤゲート・ア
レイへの今１つのＰＡＬＡ力として作用する。
ＰＡＬに内部帰還路を設けることにより、設計者から見
ｊこフレキシビリティが大きくなり、またＰＡＬの外部
接続数を減らすこともできる。
更にピン数を増加させることなく論理積項への入力数を
増加させうるという効果も有する。
ＯＲゲートを作動／休止する機能によって、入出力比の
設定により大きなフレキシビリティが得られる。
静的な場合には、ＯＲゲートを休止することにより、Ｐ
ＡＬへの入力数が増加する。
また動的な場合には桁送りといった演算のための両方向
性ピンが得られる。
本発明の他の観点に基けば、本発明のＰＡＬには、ＡＮ
Ｄゲート・アレイへの入力において、排他ＯＲゲートＸ
ＯＲともう１つのＯＲ論理回路を組合わせたものが設け
られ、これによってＰＡＬは論理演算の他に四則演算も
行うことができる。
第１図は本発明によるプログラマブル・アレイ・ロジッ
クＰＡＬ３Ｑの実施例のプログラムされていない未完の
状態を示す。
これが、以下に示すように全回路構成の基本となり、各
回路は後にユーザによって個別的にプログラムされる。
ＰＡＬ３０は、実際のパッケージされたＩＣにおけるも
のと同様の配置で示されている。
ブロック１乃至２０で示される２０本のピンがＰＡＬ３
Ｑへの入力端子を与える。
プログラマブル・マトリクスもしくはプログラマブル・
アレイ３２は、入力線３４、と導体３６とから構成され
、上記導体は複数のＡＮＤゲート３８乃至５３への入力
を構成している。
入力ドライバ５４は反転出力５６と非反転出力５８の２
本の出力を有する。
複数のＯＲゲート６０乃至６７が、ＡＮＤゲート３８乃
至５３の出力とは未接続のまま示されている。
これらのＯＲゲートとＡＮＤゲート３８乃至５３との接
続法については後に述べるが、重要なことは、回路設計
者の使用に供するために最終的に完成された状態におい
ては、各ＡＮＤゲート３８乃至５３の各出力は各ＯＲゲ
ート６０乃至６７に直接的且つ固定的に接続されるとい
う点である。
従ってＰＡＬ３０の基本的なアーキテクチャは、フ宅グ
ラマプルＡＮＤゲート・アレイと、その出力を入力する
固定ＯＲゲートの組から構成されている。
第２図は、第１図のＰＡＬＡ路３０の１部を示す詳細な
概略図で、ＡＮＤゲート３８，３９を含み、上記ＡＮＤ
ゲートの出力はＯＲゲート６０の入力に接続される。
入力１１．■２がそれぞれピン１．２に印加される。
ＯＲゲート６０の出力０１はピン１９上に現われる。
ＡＮＤゲート３８゜３９の各人力３６はフユーズを介し
て入力線３４へ接続される。
フユーズｆ１乃至ｆ４はＡＮＤゲート３８に対して設け
られ、フユーズｆ５乃至ｆ８はＡＮＤゲート３９に対し
て設けられる。
フユーズｆ１乃至ｆ８のどえを熔断し、どえを残すかに
応じてＡＮＤゲート３８，３９の入力に、異る入力信号
が印加される。
第２図の構成では出力は周知の論理積和となり、次の式
で表現される。
０、−〔（（■１・ｆｌ）＋ ｆ□）・（（１、・ｆ２
）＋ｆ２）・（（■２・ｆ３）＋ｆ３）＋ｆ３）・〔（
工、・ｆ４） ＋Ｌ４ ）、］＋Ｃ（（１１・ｆ５）＋
ｆ５）四（ｉｌ・ｆ６）＋ｆ６）・（（■２・ｆ７）十
７７）・（（■２・ｆ８）＋７．）〕 但し、熔断したフニし一ズについてはｆ＝Ｏｉしたフユ
ーズについてはｆ二１とおく。
論理積の数が十分多い場合には論理積の和によって全て
のプール伝達関数を表現することができる。
ロジックは上記のような直利な方程式で定義されること
は少く、むしろ論理ダイヤグラムもしくは真理値表によ
って定義される。
従って本発明の説明においても論理の定義に論理ダイヤ
グラムを用いるが、第２図の記号ではなくもつと便利な
記号法を用いる。
第３図ＡはＡＮＤゲート６１に対する４本の入力Ａ乃至
りの従来の記号法で表わしたものである。
第３図Ｂは、両図と同じ４本の入力乃至りを有する同じ
ＡＮＤゲート６１を、以後で用いる新しい記号法を用い
て図示したものである。
「×」印は第３Ｃ図に示すトランジスタＱ１とフユーズ
を示す。
トランジスタＱ１のベースは入力線３４に接続され、コ
レクタは回路の電源電位に、そしてエミッタとフユーズ
はＡＮＤゲートに接続される。
フユーズが熔断される場合には「×」印は付さない。
印ち、「×」印が存在している場合にはその入力はＡＮ
Ｄゲートに印加され、「×」がない場合には逆に印加さ
れ、「×」がない場合には逆に印加されない。
第４図は、第２図と同じ回路を新しい記号法で表したも
ので全てのフユーズは熔断されていない。
ＰＡＬ回路３０をプログラムする方法を説明するために
、第４図の部分ＰＡＬ回路を例として用いる。
今、目的とする伝達関数が、ｎ＝Ｔ−Ｔ−↓ Ｔ
、Ｔ− トであると仮定しよう。
この伝達関数に対する論理ダイヤグラムは第５Ａ図に示
されている。
第５Ｂ図はこの伝達関数を与えるように第４図の回路を
プログラムしたものである。
第１図の未完のＰＡＬ３０は、その完成にあたって入出
力ピン数の比を変えたり、出力をＯＲ出力としたりＮＯ
Ｒ出力としたりすることにより、ＰＡＬのファミリを形
成させることができる。
第６Ａ乃至６■図は、第１図のＰＡＬ３０のいろいろな
基本構成を示す。
かかる各構成は回路設計者ではなくＩＣ製造者の側で組
立てられている。
従って第６Ａ乃至６Ｉ図の各回路間の差は通常はフィー
ルド・プログラマブルではない。
図を明確にするため、入力線３４とＡＮＤゲート人力３
６との間の溶断接続を示す「×」印は省略されている。
第６Ａ乃至６１図の説明のために第１表の最初の９行を
参照する。
例えば、第６Ａ図の回路は１０本の入力ピン１乃至９及
び１１を有する。
１６個のＡＮＤゲートを有して１つの出力につき２つの
論理積項、即ち合計１６の論理積項を有する。
図には示されていないが全部で３２０のフユーズが含ま
れる。
各ＮＯＲゲートの出力端には丸印が付されていて、ＯＲ
ゲート出力が反転増幅器（図示されていない）によって
反転されていることを示す。
従ってこの回路はＮＯＲ出力を発生する。
第６Ｂ図はその出力がＯＲ出力である点を除いて第６Ａ
図の回路と同じである。
第６Ｃ図と６Ｄ図は前者がＮＯＲ出力を発生し。
後者がＯＲ出力を発生する点を除けば同一であ句両者共
に１２本の入力ピン１乃至９及び１１゜１２と６本の出
力ピン１３乃至１８を有する。
ゲート６１と６６は４本のＡＮＤ入力を有するが他のゲ
ートは２本のＡＮＤ入力を有する。
第６Ｅ図と第６Ｆ図は、前者がＮＯＲ出力を発生し、後
者がＯＲ出力を発生する点を除けば同一である。
両者共に１４本の入力ピン１乃至９゜１１乃至１３、及
び１８，１９と４本の出力ピン１４乃至１７を有する。
第６Ｇ図と第６Ｈ図は前者がＮＯＲ出力を発生し、後者
がＯＲ出力を発生する点を除いて同一である。
両者共に１６本の入力ピン１乃至９，１１乃至１４及び
１７乃至１９と２本の出力ピン１５゜１６を有する。
出力がＮ０Ｒ（もしくはＯＲ）ゲート６４．６５である
点に注意されたい。
ＯＲゲート６４はＡＮＤゲート３８乃至４５をその入力
とし、ＯＲゲート６５はＡＮＤゲート４６乃至５３をそ
の入力とする。
上記の点を簡便に図示するために番号のない４個のＯＲ
ゲート６４，６５への入力として付加されている。
実際の回路には上記の４個の付加ＯＲゲートは存在しな
いが論理的には回路図と等価の作用をなすように設けら
れる。
第６１図は１個のＯＲゲート６４を有する。
ＯＲ出力ピン１６上に現われ、ＮＯＲ出力はピン１５上
に現われる。
入力は１６本存在する。第６Ａ乃至６１図において、ピ
ン２０は回路への電源Ｖｃｃ供給端子として用いられ、
ピン１０は接地端子として用いられる。
第７図はＰＡＬ７０の別の構成を示す。
この図においても回路は第１図におけると同様にまだプ
ログラムされておらず未完である。
第１ＯＡ乃至１０Ｄ図はＰＡＬ回路７０の完成図を示し
、以下で説明する。
これらの回路は第１表にも含まれている。
ＰＡＬ７０は、第１図及び第６Ａ乃至６１図のＰＡＬ３
Ｑに含まれるＡＮＤゲート及びＯＲゲートの他に直列り
型レジスタ７２乃至７９を含有してＯＲゲート６０乃至
６７の出力を一時的に記憶する。
上記の作用は第１０Ｂ乃至１０Ｄ図の完成回路に示され
ている。
また１個のＯＲゲート６７を取り出して示した第８図に
も示されている。
第７，８図を参照すると、レジスタ７９のような各レジ
スタは、線８０上のクロック・パルスの立上がり端で論
理積和をロードする。
各レジスタのＱ出力はアクティグ・ロー・エネーブル・
３イ直バツフア８２を介して出力ピンへと送られる。
更に各レジスタ７２乃至７９のＱ出力は線８４とドライ
バー５４を通って各レジスタ７２乃至７９へと帰還され
る。
第８図に示した帰還回路とレジスタ７２乃至７９とは共
にステート・シーケンサを形成し、上記ステート・シー
ケンサはカウント・アップ、カウント・ダウン、シフト
、スキップ、ブランチといった基本シーケンスを行なう
ようにプログラムされる。
ＰＡＬ７０は、ステート・シーケンシングと同様にラン
ダム・コントロール・シーケンスも効果的に行うことが
できる。
第１０Ｂ図と第１表に示すＰＡＬ７０″には４個のレジ
スタ７４乃至７７が用いられ、上記レジスタは線８４に
よって内部で入力線３４へと帰還されている。
第１０Ｃ図のＰＡ Ｌ ７０ ／／／回路には６個のレ
ジスタ７３乃至７８が用いられている。
第１０Ｄ図のＰＡＬ７０″′回路では全部で８個のレジ
スタが用いられている。
第７図のＰＡＬ７Ｑは、回路設計者に以下のオプション
を与えるように構成することができる：（１）ＯＲゲー
トからの論理和を帰還すると同時に出力ピン上に出力を
出す、（２）ＯＲゲートと出力ピンとを切離し、出力ピ
ンを１本犠牲にすることによってＡＮＤゲート・アレイ
に対する入力数を１本増す。
その様子は第１ＯＡ、１０Ｂ、１０Ｃ図に図示されてお
り、また第９図に一部分を取り出した図が示されている
。
以下第９図の説明を行う。第９図では、論理積項ＡＮＤ
ゲートの１つの８６が線８８を経由して３値バツフア８
２を直接的に制御し、上記バッファ８２はＯＲ，ゲート
からの論理積和をゲートして出力ピン１２へ出す。
ゲート８２が「オン」となってＯＲゲート６７が作動さ
れいる場合にはＯＲゲート６７からの出力はピン１２に
印加される。
ゲート８２が「オフ」でＯＲゲート６７が休止されてい
る場合にはピン１２は入力ピンとして用いることができ
る。
後者の場合には入力信号はピン１２から「帰還」線８４
を通って入力線３４に至る。
静的動作の場合には、上記のプログラマブル■１０特性
は入力ピン数と出力ピン数の比を配分するのに用いられ
ている。
「静的動作の場合」とは、ゲート８２が、ＡＮＤゲート
８６によって永久的に「オン」又は「オフ」の状態に留
められている場合を指す。
動的動作の場合には上記のプログラマブルＩ１０特性に
よってピンに双方向機能が与えられ、桁送り等の動作に
用いることができる。
ここに「動的動作の場合」とは、ＡＮＤゲート８６の状
態に応じてゲート８２が「オン」又は「オフ」の両状態
を取り得る場合を指す。
更に第１０図を参照すると、第１０Ａ図のＰＡＬ７０’
においては、Ｉ１０互換性は８個のＯＲゲート６０乃至
６７全部と８本のピン１２乃至１９に対して与れられて
いる。
第１０Ｂ図のＰＡＬ７Ｑ“においては、ＯＲゲート６０
，６１゜６６．６７にＩ１０互換性が与えられており、
上記各ＯＲゲートはそれぞれピン２０，１９，１３゜１
２に対応する。
第１０Ｃ図のＰＡＬ回路７０″においてはＯＲゲート６
０，６７にＩ１０互換性が与えられている。
ＰＡＬ回路回路フリミリの特徴が第１１図に示されてい
る。
第１１図は第７図に示した未完のＰＡＬ回路７０の一部
、即ちＯＲゲート６６゜６７を示したものである。
第１１図の回路は以下に説明するように、加算、減算、
大小判断といった四則演算を行うのに特に有用である。
第１１図はマルチステージ加算回路の１ステージを示す
。
加算回路については当業者には周知であるからここでは
排他ＯＲゲートとキャリー回路が用いられることを指摘
するために留めておく。
第１１図においては、レジスタ７９とＯＲ’７’−ドロ
ア、６８との間に排他ＯＲゲートが設けられている。
いいかえると、ゲート６６．６７の出力が排他ＯＲゲー
ト９０の入力となる。
第１１図には更にもう１つのＯＲゲート９２が含まれて
いて、その入力にはレジスタ７９のＱ出力とＰＡＬ回路
への入力が入る。
ＯＲゲート９２の出力はドライバ９４に印加される。
上記ドライバ９４はドライバ５４と同様に反転出力９６
と非反転出力９８とを有する。
ドライバ９４からの出力は入力線３４を通ってＡＮＤア
レイに印加される。
排他ＯＲゲート９０以外に、ＡＮＤゲート・アレイのＡ
ＮＤゲートとＯＲゲート６６．６７との組合わせによっ
ても、排他ＯＲゲート９０と同じ排他ＯＲ論理機能を行
いうることが証明できる。
言い換えると、ＡＮＤアレイとＯＲ，ゲート６７゜６８
の組合わせ、並びに排他ＯＲゲート９０は、直列に接続
された排他ＯＲゲート対を形成する。
上記の組合せがアリスメテツク加算回路の心臓部となる
。
ＯＲゲート９２を加えることにより、各力噂ステージに
おいて形成されるべきキャリー・ルックアヘッド動作に
必要な付加的論理回路が与えられる。
加算回路にＯＲ，ゲートを付は加える必要のあることも
当業者には周知のことであるからここでは詳しく立ち入
らない。
【図面の簡単な説明】
第１図は、本発明によるプログラマブル・アレイ・ロジ
ックＰＡＬ回路の一実施例の概略図で未だプログラムが
書き込まれておらず且つ未完の状態を示す図、第２図は
第１図のＰＡＬ回路の更に詳細な概略図、第３Ａ図は、
従莱からの４人力ＡＮＤゲート、第３Ｂ図は第３Ａ図と
同一のＡＮＤゲートを新しい記号法を用いて示す図、第
３Ｃ図はプログラマブル・アレイに用いられる溶断可能
な接続を示す概略図、第４図は第２図のＡＮＤゲート回
路を新しい記号法を用いて示した回路図、第５Ａ図は特
定の伝達関数を実現する論理回路図、第５Ｂ図は第４図
の回路をプログラムして第５Ａ図の回路と同等の伝達関
数を与えた場合の回路図、第６Ａ乃至６Ｉ図は第１図の
未完のＰＡＬ回路の種々の構成図、第７図は、今１つの
ＰＡＬ回路構成図、第８図は、第７図のＰＡＬ回路の１
部分の概略図、第９図は、第７図のＰＡＬ回路の他の部
分の概略図、第１ＯＡ乃至１０Ｄ図は第７図のＰＡＬ回
路の種々の構成図、第１１図は四則演算を行う手段を有
するＰＡＬ回路の部分である。

Claims (1)

  1. 【特許請求の範囲】 １ａ）論理ＡＮＤゲートの複数のグループと、ｂ）複数
    の論理ＯＲゲートと、 Ｃ）前記ＡＮＤゲートの各グループ中の全ＡＮＤゲート
    の出力と、所定の選択した個別の論理ＯＲゲートの入力
    との間のノンプログラマブル接続と、 ｄ） （ｉ） 入力線と、 （１１）前記論理ＡＮＤゲート入力線、 とを含む電気導体マトリックスと、 ｅ）前記ＯＲゲートから所望の論理出力を得るために、
    前記入力線と前記ＡＮＤゲート入力線とを選択的に接続
    する装置と、 ｆ）少くとも１つの前記論理ＯＲゲートの出力に接続さ
    れ、当該ＯＲゲートの論理状態を記憶するレジスタ装置
    とを 有するプログラマブル集積論理回路アレイ。 ２、特許請求の範囲第１項に記載のプログラマブル集積
    論理回路アレイにして、前記レジスタ装置の各々の出力
    は選択した前記入力線に接続されていることを特徴とす
    るプログラマブル集積論理回路アレイ。 ３ ａ）論理ＡＮＤゲートの複数のグループと、ｂ）
    複数の論理ＯＲゲートと、 Ｃ）前記ＡＮＤゲートの各グループ中の全ＡＮＤゲート
    の出力と、所定の選択した個別の論理ＯＲゲートの入力
    との間のノンプログラマブル接続と、 ｄ） （ｉ） 入力線と、 （１１）前記論理ＡＮＤゲート入力線、 とを含む電気導体マトリックスと、 ｅ）前記ＯＲゲートから所望の論理用力を得るために、
    前記入力線と前記ＡＮＤゲート入力線とを選択的に接続
    する装置と、 ｆ）前記ＯＲゲートの少くとも１つの出力に接続される
    ゲート装置と、 ｇ）前記各ゲート装置の出力を選択した前記入力線に接
    続するフィードバック装置と、 ｈ）前記各ゲート装置を駆動して前記ＯＲゲートを作動
    したり休止したりする装置とを有し、前記フィードバッ
    ク装置は前記ＯＲゲートが休止されているときは入力線
    として作動し得るプログラマブル集積論理回路アレイ。 ４ 特許請求の範囲第３項に記載のプログラマブル集積
    論理回路アレイにして、少くとも１つの前記ゲート装置
    が、前記ＯＲゲートを作動するか休止すべく恒久的にゲ
    ートされていることを特徴とするプログラマブル集積論
    理回路アレイ。 ５ 特許請求の範囲第３項記載のプログラマブル集積論
    理回路アレイにして、少くとも１つの前記ゲート装置が
    前記ＯＲゲートを作動するか休止すべぐ一時的にゲート
    されることを特徴とするプログラマブル集積論理回路ア
    レイ。 ６ ａ）各々が複数の入力と単一の出力を有する複数
    の論理ＡＮＤゲートと、 ｂ）前記論理ＡＮＤゲートへの入力と複数の入力線とか
    ら成るマトリックスと、 Ｃ）所望の入力線を所望の論理ＡＮＤゲート入力に選択
    的に接続する装置と、 ｄ）複数の論理ＯＲゲートと、 ｅ）前記論理ＡＮＤゲートの出力と前記ＯＲゲートの入
    力を接続する装置と、 ｆ）少くとも１対の前記ＯＲゲートをその入力とする複
    数の排他ＯＲゲートと、 ｇ）少くとも１つの前記論理排他ＯＲゲートの出力に接
    続されて、当該排他ＯＲゲートの論理状態を記憶するた
    めのレジスタ装置ト、 ｈ）各々が１対の入力を有するキャリー論理回路にして
    、その一方の入力は前記のレジスタ装置に接続され、他
    方の入力は前記ＡＮＤゲート入力に桁上げ信号情報を供
    給するために外部入力に接続されている、キャリー論理
    回路とを 有する演算用プログラマブル集積論理回路アレイ。 ７ ａ） 各々が複数の入力と単一の出力を有する
    複数のＡＮＤゲートと、 ｂ）前記論理ＡＮＤゲートへの入力と、複数の入力線と
    から成るマトリックスと、 ｅ）所望の入力線を所望の論理ＡＮＤゲート入力に選択
    的に接続する装置と、 ｄ）複数の論理ＯＲゲートと、 ｅ）前記論理ＡＮＤゲートの出力と前記ＯＲゲートの入
    力を接続するための装置と、 ｆ）少くとも１つの前記ＯＲゲートの出力に接続される
    ゲート装置と、 ｇ）谷ゲート装置の出力を選択した前記入力線に接続す
    るフィードバック装置と、 ｈ）前記ゲート装置の各々を駆動して前記ＯＲゲートを
    作動もしくは休止し、前記ＯＲゲートが休止されている
    間は前記フィードバック装置を入力線として用い得るよ
    うにするための装置と、ｉ）ゲート装置が接続されてい
    ない少くとも１っのの前記論理ＯＲゲートの出力に接続
    されて当該ＯＲゲートの論理状態を記憶するためのレジ
    スタ装置とを 有するプログラマブル集積論理回路アレイ。 ８ 特許請求の範囲第７項に記載のプログラマブル集積
    論理回路アレイにして、前記各レジスタ装置の出力は選
    択した入力線に接読されていることを特徴とするプログ
    ラマブル集積論理回路アレイ。
JP53060896A 1977-05-23 1978-05-22 プログラマブル・アレイ論理回路 Expired JPS5948574B2 (ja)

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