JPH0645912A - 構成を変更可能な記憶回路 - Google Patents

構成を変更可能な記憶回路

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JPH0645912A
JPH0645912A JP3290528A JP29052891A JPH0645912A JP H0645912 A JPH0645912 A JP H0645912A JP 3290528 A JP3290528 A JP 3290528A JP 29052891 A JP29052891 A JP 29052891A JP H0645912 A JPH0645912 A JP H0645912A
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signal
lead
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logic
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JP3290528A
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William S Carter
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Abstract

(57)【要約】 （修正有） 【目的】極めて多様な機能を実現し得るコンフィグラブ
ル論理要素を構成する。 【構成】組合せ論理回路１００は、コンフィグラブル論
理要素９９に加えられるＮ個のバイナリ入力信号及び記
憶回路１２０からのＭ個のバイナリフィードバック信号
を受ける。組合せ論理回路１００は、複数のコンフィギ
ュレーションに構成(configure)することができる。各
コンフィギュレーションは、組合せ論理回路への入力信
号の１つ又は複数の選択された部分集合としての１つ又
は複数の選択された組合せ論理機能を実現することがで
きる。組合せ論理回路１００がコンフィグラブルである
ため、異なる複数の機能を実現するために用いることが
できる。しかも、２つ以上の機能を同時に実現し、これ
らをコンフィグラブル論理要素１００の異なる出力リー
ドに出現させることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンフィグラブル論理要
素に関し、特にコンフィグラブル組合せ論理要素とコン
フィグラブル記憶要素とコンフィグラブル出力選択論理
回路とを有するコンフィグラブル論理要素に関する。コ
ンフィグラブル記憶要素の出力信号は、コンフィグラブ
ル組合せ論理回路及び出力選択論理回路両者の入力信号
となる。出力選択論理回路の出力信号は、組合せ論理要
素の出力信号と記憶要素の出力信号とから選択される。
【０００２】
【従来の技術】同一出願人による特願昭６０−１２１３
５７号明細書には、最終的に製造される集積回路のコン
フィギュレーション(configuration) 即ち構成を、該集
積回路がシステム内に組み付けられた場合であっても、
適宜変更して、同一の集積回路について複数の論理機能
の中からいずれか任意のものを実現することができる、
所謂コンフィグラブル（configurable）な構造が開示さ
れている。これは、それぞれに、要求されるタスク・目
的に応じて複数の論理機能のいずれをも実現し得るよう
に構成（configure）することができる複数の「コンフ
ィグラブル」即ち「構成を変更可能な」論理要素（以
下、コンフィグラブル論理要素という）を提供すること
により達成される。
【０００３】コンフィグラブル論理要素とは、複数の論
理機能のいずれをも実現し得るようにチップに記憶され
た制御ビットもしくはチップに伝送された制御ビットに
応じて作動するスイッチにより電気的に相互接続し得る
複数のデバイスの組合せを意味する。前記特許出願明細
書中に開示されているコンフィグラブル論理要素は、例
えば、ＡＮＤゲート、フリップフロップ、インバータ、
ＮＯＲゲート、エクスクルーシブＯＲゲート及び更に複
雑な機能を実現するべくこれらの基礎的機能を組合せて
なるものなどにより提供される１個又は複数の機能を提
供するために必要なすべての回路要素を備えている。コ
ンフィグラブル論理要素により達成されるべき特定の機
能は、制御論理回路からコンフィグラブル論理要素に供
給される制御信号により定められる。この制御信号に応
じて、コンフィグラブル論理要素は、ＡＮＤゲート、Ｏ
Ｒゲート、ＮＯＲゲート、ＮＡＮＤゲート、エクスクル
ーシブＯＲゲートその他複数の論理機能のいずれかを、
その物理的構造を変化させることなく実現することがで
きる。
【０００４】コンフィグラブル論理要素により実現され
るべきこのような複数の機能の任意のものを実現し得る
ような構造がチップ上に形成される。これは、コンフィ
グラブル論理要素の構成を制御するような制御信号を記
憶及び発生する制御論理回路を準備することにより可能
となる。
【０００５】或る実施例に於ては、制御信号が、コンフ
ィグラブル論理要素を含む集積回路チップの一部として
一体的に形成された制御論理回路により記憶及び伝送さ
れる。しかしながら、必要に応じて、制御信号をコンフ
ィグラブル論理要素が形成されている集積回路の外部に
於いて記憶及び又は生成されるようにし、これをコンフ
ィグラブル論理要素のピンに伝送されるようにすること
もできる。
【０００６】一般に、コントロールビットとしての特定
の組の制御信号が、コンフィグラブル論理要素のコンフ
ィギュレーションを制御するべく、制御論理回路からコ
ンフィグラブル論理要素に伝送される。集積回路チップ
上のコンフィグラブル論理要素に供給されるべき実際の
制御ビットの組の内容は、チップ上のコンフィグラブル
論理要素により実現されるべき機能に依存する。
【０００７】
【発明が解決しようとする課題】本発明の主な目的は、
極めて多様な機能を実現し得るコンフィグラブル論理要
素を提供することにある。
【０００８】
【課題を解決するための手段】本発明に基づくコンフィ
グラブル論理要素は、極めて多様な機能を実現し得るも
のである。このコンフィグラブル論理要素は、組合せ論
理要素、記憶要素及び出力選択論理回路を有し、これら
各要素のコンフィギュレーションは制御ビットによって
構成される。記憶要素からの選択されたフィードバック
信号と共にコンフィグラブル論理要素に送られる選択さ
れた入力信号は、組合せ論理要素への入力信号となる。
組合せ論理要素の出力信号と共にコンフィグラブル論理
要素の入力信号は、コンフィグラブル記憶要素の入力信
号となる。出力選択論理回路は、組合せ論理要素及び記
憶要素の出力信号から選択された出力信号を供給する。
【０００９】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
【００１０】図１はコンフィグラブル論理要素により実
現し得る論理機能を示している。図１に示された２８個
の機能は、単に例示のために列挙されたもので、所望に
応じて列挙されていない機能をもコンフィグラブル論理
要素により実現することも可能である。
【００１１】 第１表 要 素 機 能 1 ＡＮＤゲート 2 ＮＡＮＤゲート 3 反転入力を有するＡＮＤゲート 4 反転入力を有するＮＡＮＤゲート 5 ＯＲゲート 6 ＮＯＲゲート 7 エクスクルーシブＯＲゲート 8 エクスクルーシブＮＯＲゲート 9 ３入力ＡＮＤゲート 10 ３入力ＮＡＮＤゲート 11 ３入力ＯＲゲート 12 ３入力ＮＯＲゲート 13 ＡＮＤゲートを有する１つの入力を有するＯＲゲート 14 ＡＮＤゲートを有する１つの入力を有するＮＯＲゲート 15 ＯＲゲートを有する１つの入力を有するＡＮＤゲート 16 ＯＲゲートを有する１つの入力を有するＮＡＮＤゲート 17 １つの反転入力を有する３入力ＡＮＤゲート 18 １つの反転入力を有する３入力ＮＡＮＤゲート 19 １つの反転入力を有する３入力ＯＲゲート 20 １つの反転入力を有する３入力ＮＯＲゲート 21 ２者択一入力のマルチプレクサ 22 ２者択一反転入力のマルチプレクサ 23 リセットを有する“Ｄ”フリップフロップ 24 セットリセットラッチ 25 リセット及び反転出力を有する“Ｄ”フリップフロップ 26 リセット及び反転出力を有するセットリセットラッチ 27 セットを有する“Ｄ”フリップフロップ 28 セット及び反転出力を有する“Ｄ”フリップフロップ
【００１２】図２は、２つの変数Ａ及びＢについてのす
べての有用な基本的機能を実現し得る１つの態様の内部
論理構造を示す。この機能は、制御リードＣ０、Ｃ＊
０、Ｃ２、Ｃ＊２、．．．（ここで、Ｃ＊は
【００１３】
【外１】
【００１４】である。）に加えられたコンフィギュレー
ション制御信号Ｃ０、Ｃ＊０、Ｃ２、Ｃ＊２、．．．に
より選択される。本実施例の場合、すべての制御リード
は、Ｎチャンネルエンハンスメントモードパストランジ
スタのゲートに接続されている。図２に示された構造に
よりＡＮＤゲートの機能を実現するためには、Ｎチャン
ネルＮハンスメントモードパストランジスタ２９ｃおよ
び２９ｄのゲートに接続されたコンフィギュレーション
制御リードＣ１及びＣ０にハイレベル信号を加えること
によりパストランジスタ２９ｃ及び２９ｄを導通させ、
符号Ａ及びＢが付された入力リードをインバータ２１及
び２２の前後端に亘ってシャントする。
【００１５】ローレベル信号がコンフィギュレーション
制御リードＣ＊０及びＣ＊１に加えられ、インバータ２
１及び２２の出力信号をＡＮＤゲート２５から遮断す
る。更に、リードＣ５のハイレベル信号がＡＮＤゲート
２５に加えられ、このＡＮＤゲート２５をイネーブルさ
せる。このようにして、３入力ＡＮＤゲート２５が、信
号Ａ及びＢに対して２入力ＡＮＤゲートとして機能する
ようになる。ＡＮＤゲート２５の出力信号は、ＮＯＲゲ
ート２６の入力信号を提供する。ＮＯＲゲート２６に加
えられる第２の入力信号は、ＡＮＤゲート２４の出力信
号から得られる。ＡＮＤゲート２４の出力信号は、コン
フィギュレーション制御リードＣ４に論理０信号を加え
ることにより論理０状態に保持される。制御信号Ｃ２及
びＣ３は、どのレベルにあっても良いものであって、こ
れらの信号がハイ及びローのいずれであってもＡＮＤゲ
ート２４の出力信号に対して影響を与えない。ＡＮＤゲ
ート２４の出力信号が論理０であり、ＮＯＲゲート２６
への３状態制御入力信号が論理０であるため、ＡＮＤゲ
ート２５、ＡＮＤゲート２４及びＮＯＲゲート２６が互
いに共同して、入力信号Ａ及びＢに対して１つのＮＡＮ
Ｄゲートとして機能することが容易に理解されよう。Ｎ
ＯＲゲート２７に加えられる３状態制御信号が（リセッ
ト時を除いて）論理０であるため、ＮＯＲゲート２７
は、ＮＯＲゲート２６の出力信号に対してインバータと
して機能する。ＮＯＲゲート２６の出力信号は、Ｎチャ
ンネルトランジスタ２９Ａのゲートに加えられる。この
トランジスタ２９Ａのソースは接地され、そのドレーン
は出力リード２８に接続されている。そして、ＮＯＲゲ
ート２６の出力信号は、Ｎチャンネルトランジスタ２９
ｂのゲートに加えらる。トランジスタ２９ｂのソース
は、電源に接続され、このトランジスタのドレーンは、
出力リード２８及びＮチャンネルトランジスタ２９ａの
ドレーンに接続されている。従って、トランジスタ２９
ａ及び２９ｂは、ＮＯＲゲート２６の出力信号に対して
インバータとして機能する。このように、上記したよう
に構成された図２の構造は、信号Ａ及びＢに対してＡＮ
Ｄゲートとして機能する。このような要領にて、コンフ
ィギュレーション制御リードＣ０〜Ｃ５に適切な制御信
号を加え、該構造内の適切なパストランジスタ及びゲー
トを作動させることにより他の論理機能を実現すること
ができる。
【００１６】図３のＡ図は、入力信号の１６通りの組合
せのいずれに対してもある出力信号を発生し得るような
１６ビットＲＡＭを示す。入力信号Ａ及びＢは、Ｘデコ
ーダを制御することにより、１６ビットＲＡＭ内の４つ
のコラムのいずれかを選択する。入力信号Ｃ及びＤは、
Ｙデコーダを制御し、１６ビットＲＡＭの４つのローの
いずれか１つを選択する。このようにして、１６ビット
ＲＡＭは、選択されたロー及びコラムの交点のビットに
対応する出力信号を発生する。このような交点が１６個
あり、従って１６種のビットを発生することができる。
１６ビットにより表される機能の組合せとして２＊＊１
６（２16）通りが可能である。従って、ＲＡＭ内の１６
ビットによりＮＯＲゲートがシミュレートされる場合、
ＲＡＭのためのカルノーマップは図３に示されるような
ものとなる。
【００１７】図４のＡ図に於て、第１のロー（Ａ＝０及
びＢ＝０を表す）及び第１のコラム（Ｃ＝０及びＤ＝０
を示す）の交点のビットを除いてすべてのビットが０で
ある。１６ビットＲＡＭによりごく希に用いられる機能
を実現したい場合（例えば、Ａ＝１、Ｂ＝０、Ｃ＝０及
びＤ＝０に対して入力信号「１」）を得たい場合、第２
のロー及び第１のコラムの交点にバイナリ「１」が記憶
される。Ａ＝０、Ｂ＝０、Ｃ＝０及びＤ＝０の時及びＡ
＝１、Ｂ＝０、Ｃ＝０及びＤ＝０の時のいずれにあって
もバイナリ「１」が得られるようにしたい場合、バイナ
リ「１」が、第１のコラムの第１のロー及び第２のロー
との交点に記憶される。このようなＲＡＭの記憶状態に
対応する論理回路が図４のＢ図に示されている。このよ
うに、図３のＡ図のＲＡＭは、２＊＊１６通りの論理機
能のいずれをも旨くしかも単純に表すことができる。
【００１８】図３のＢ図は、１６個のセレクトビットの
いずれをも生成し得るような別の構造を示す。「１６セ
レクトビット」というラベルが付された左側の垂直コラ
ムのレジスタ０〜１５はそれぞれバイナリ「１」又は
「０」からなる選択された信号を有する。Ａ、Ｂ、Ｃ及
びＤの適切な組合せを選択することにより、１６セレク
トビットレジスタの１６個の位置の或る位置に記憶され
ている或るビットが出力リードに伝送される。例えば、
「１」レジスタのビットを出力リードに伝送する場合、
信号Ａ、Ｂ、Ｃ及びＤが、そのようなラベルが付された
リードに加えられる。１６セレクトビットレジスタの１
６個の位置の内「１５」というラベルが付された信号を
出力リードに伝送する場合、信号Ａ、Ｂ、Ｃ、及びＤが
適切なコラムに加えられる。このようにして、この構造
を用いて、２＊＊１６個の論理機能のいずれをも実現す
ることができる。
【００１９】図５は、９個のコンフィグラブル論理要素
を有するコンフィグラブル論理アレイを示す。図５に示
されているように、９つのコンフィグラブル論理要素４
０−１〜４０−９のそれぞれが、複数の入力リードと１
つ又は複数の出力リードとを有する。各入力リードは、
選択された一般的相互接続リードを入力リードに接続す
る複数のアクセスジャンクションを有する。図５に於て
は、コンフィグラブル論理要素４０−７の入力リード２
のアクセスジャンクションにはＡ１〜Ａ４というラベル
が付されている。他の入力リードのためのアクセスジャ
ンクションは、図示されているのみで、図面の繁雑化を
避けるために格別ラベルが付されていない。同様に、各
コンフィグラブル論理要素の各出力リードは、当該出力
リードを一般的相互接続リードの対応するものに接続す
る複数のアクセスジャンクションを有する。図５に於
て、これらのアクセスジャンクションが、各コンフィグ
ラブル論理要素の各出力リードについて図示されてい
る。コンフィグラブル論理要素４０−７の出力リードの
ためのアクセスジャンクションにはＢ１〜Ｂ５というラ
ベルが付されている。入力リード及び出力リードのいず
れでもない図５に示されているリードは、一般的相互接
続リードと呼ばれるもので、入力リード及び出力リード
のためのアクセスジャンクションでない図５に示されて
いるジャンクションは、一般的相互接続ジャンクション
と呼ばれるものである。
【００２０】図５に示されているように、プロクグラマ
ブルアクセスジャンクション及び、一般的相互接続リー
ド及び種々のリードを他のリードに接続するプログラマ
ブル一般相互接続ジャンクションを有する一般相互接続
構造と共に９つの論理要素が集積回路チップ上に集積さ
れている。一般相互接続構造は、１組の一般相互接続リ
ード及びプログラマブルジャンクションを有し、プログ
ラマブルジャンクションは、一般相互接続構造内の各一
般相互接続リードについて特定の一般相互接続リードを
一般相互接続構造内の１つ又は複数のリードに接続する
一般相互接続ジャンクションを支配するプログラムが存
在するような特性を有する一般相互接続リードを相互接
続する。更に、コンフィグラブル論理アレイ内の任意の
コンフィグラブル論理要素の特定の出力リードについて
そしてコンフィグラブル論理アレイ内の任意のコンフィ
グラブル論理要素の特定の入力リードについて、前記し
た特定の出力リードが前記した特定の入力リードに接続
されるような当該ジャンクションを支配するプログラム
が存在する。特定の出力リードから特定の入力リードに
至る導電路は、常に２つのアクセスジャンクション及び
一般相互接続リードの少なくとも一部を含む。例えば、
コンフィグラブル論理要素４０−８の出力リードからコ
ンフィグラブル論理要素４０−７の第２の入力リードに
至る導電路は、アクセスジャンクションＡ７及びＢ７及
び一般相互接続リードの部分Ｐを有する。一般に、１つ
のコンフィグラブル論理要素の出力リードから他のコン
フィグラブル論理要素の入力リードに至る導電路は、更
に１つ又は複数の一般相互接続ジャンクションを含む。
【００２１】論理要素４０−１〜４０−９のそれぞれ
は、図２に示されたような回路又は複数の論理機能のい
ずれをも実現し得るような図２に示されたように構成さ
れる同様の構造を有する回路の集合からなる。この回路
をプログラムするためには（コンフィグラブル相互接続
スイッチ及びコンフィグラブル論理要素の両者をプログ
ラムするためには）、コンフィグラブル制御入力リード
として特定される入力リードに、選択された信号を加え
ることにより、論理要素のそれぞれに所望の論理機能を
実現させ、所望に応じて論理要素を相互接続する。図５
に於て、コンフィギュレーション制御信号の為の入力リ
ードとしてのリードが特に特定されていない。しかしな
がら、このリードとして、任意のＩ／Ｏパッドを用いる
ことができる。
【００２２】コンフィギュレーション制御ビットは、図
７に示されているプログラム用レジスタに通常記憶され
ている種々の設計条件に応じて直列又は並列にコンフィ
グラブル論理アレイに入力される。或いは、コンフィギ
ュレーション制御ビットをチップ上のメモリーに記憶し
ておいても良い。更に、特にプログラム用のレジスタに
コンフィギュレーション制御信号を伝送するために用い
られるような入力クロック信号のために別のＩ／Ｏパッ
ドを用いると良い。図５に示されたコンフィグラブル論
理アレイが構成された時、論理要素４０−１〜４０−９
の選択された出力信号が選択されたＩ／Ｏパッドに供給
される。図６は図５に用いられたジャンクションのシン
ボルの意味を示す。
【００２３】論理要素４０−１（図５）などの論理要素
を構成するために、例えば図２に示されたようなリード
Ｃ０〜Ｃ５などのコンフィギュレーション制御リードに
或る数のビットを供給しなければならない。このため
に、例えば、シフトレジスタが、各コンフィグラブル論
理要素の一部として用いられる。図７は、このような目
的に用いることのできるシフトレジスタを示す。図７の
シフトレジスタは２つの基本的な記憶セルを有する。各
記憶セルは、１ビットの情報を記憶することができる。
云うまでもなく、実際のシフトレジスタは、それが一部
を成す論理要素をその所望のコンフィギュレーションに
構成するために必要な数の記憶セルを有するものであっ
て良い。実際の作動に際して、入力信号が入力リード５
８に加えられる。
【００２４】図８のＤ図に示されているように、この入
力信号は、所望の論理機能を実現するコンフィグラブル
論理要素を構成するように、かつアクセスジャンクショ
ン又は後述する一般相互接続リード間の一般相互接続ジ
ャンクションを構成するためにコンフィギュレーション
制御ビットとしてシフトレジスタに供給されるべきビッ
ト列を有する。このようにして、入力リード５８に加え
られる一連のパルスは、シフトレジスタの記憶セルに記
憶された場合に、所望の機能及び又は相互接続状態を適
切な要領にて達成するようなコンフィギュレーション制
御ビットを生成する。例えば、図２の回路をＡＮＤゲー
トを形成するように構成する場合、パルスＣ０、Ｃ１、
Ｃ２、Ｃ３、Ｃ４及びＣ５は１、１、Ｘ、Ｘ、０及び１
により表される。
【００２５】入力リード５８に加えられるパルス列は、
リード５７及び５９にそれぞれ加えられるクロックパル
スΦ１及びΦ２に同期している。従って、作動の初期段
階に於て、クロックパルスΦ１がハイとなり（図８のＡ
図）、クロックパルスΦ２がローとなると（図８のＢ
図）、ホールド信号（図８のＣ図）が、シフト中にロー
となり、直列接続されたシフトレジスタの記憶セル５−
１、５−２などを通過するデータの流れが容易化され
る。
【００２６】パターン「０１０１０」をシフトレジスタ
内にシフトする場合、以下の動作が行われる。即ち、ク
ロック周期ｔ１の第１の略半周期の間リード５８上の入
力信号がローとなる。インバータ５１−１の出力信号Ｑ
＊１（ここで、Ｑ＊１は
【００２７】
【外２】
【００２８】である。）は、入力信号がローレベルとな
り、Φ１かハイレベルとなるのに応答してパストランジ
スタ５０−１をイネーブルする。第１のクロック周期ｔ
１が或る時間経過すると、クロック信号Φ１がローとな
り（図８のＡ図）、クロック信号Φ２がその直後にハイ
となり（図８のＢ図）、パストランジスタ５５−１をイ
ネーブルする。このようにして、ハイレベル出力信号Ｑ
＊１が、イネーブルされたパストランジスタ５５−１を
介してインバータ５２−１の入力リードに伝送され、イ
ンバータ５２−１の出力リード上にローレベル出力信号
Ｑ１を発生させる。
【００２９】このようにして、周期ｔ１の最後の段階に
於ては、インバータ５２−１からの出力信号Ｑ１（図８
のＦ図）がローレベルとなる。第２のセル内のインバー
タ５１−２及び５２−２からの出力信号Ｑ＊２及びＱ２
は、これらのインバータの信号を既知の状態に変更する
ための既知信号が第２の記憶セル５−２に伝送されてい
ないため、依然不確定の状態にある。
【００３０】第２の周期（図８のＡ図に符号ｔ２により
示される）の初期の段階に於て、Φ１はハイとなり（図
８のＡ図）、Φ２は、周期ｔ１が終了する前に既にロー
となっていることから、ローとなっている（図８のＢ
図）。入力信号（図８のＤ図）は、バイナリ「１」を表
すハイレベルに上昇しており、従ってインバータ５１−
１の出力信号Ｑ＊１がローレベルとなっている。インバ
ータ５２−１の出力信号Ｑ１は、パストランジスタ５５
−１がローレベルであるΦ２信号により遮断されている
ため、依然ローの状態にある。第２の周期に於てある時
間が経過した後、先ずΦ１がローとなり、短時間の後に
Φ２がハイとなる。この時、出力信号Ｑ＊１は、パスト
ランジスタ５５−１を経てインバータ５２−１に伝送さ
れ、インバータ５２−１からの出力信号Ｑ１をハイレベ
ルに押上げる。
【００３１】Ｑ１がハイレベルであってパストランジス
タ５３−２をイネーブルした時に、Ｑ１の前回のローレ
ベル信号がインバータ５１−２の出力信号Ｑ＊２をハイ
レベルに押上げてあり、パストランジスタ５５−２をイ
ネーブルするべく周期ｔ２の後半に於てΦ２がローレベ
ルからハイレベルに変化することにより、インバータ５
２−２からの出力信号Ｑ２がローレベルに押下げられ
る。このようにして、リード５８の入力信号（図８のＤ
図）が、シフトレジスタ内の各記憶セル５−１、５−
２、５−３などへと伝送される。
【００３２】所望の情報がシフトレジスタに伝送される
と、ホールド信号（図８のＣ図）がイネーブルされ（即
ちハイレベルに押上げられ）、インバータ５２の出力リ
ードからのフィードバックリード５０−１、５０−２、
５０−３などをインバータ５１の入力リードに接続し、
情報を各セル内に半永久的にホールドする。実際の作動
に際して、特定のセル、例えば５−１に記憶された信号
は、コンフィギュレーション制御回路又は相互接続パス
デバイスに接続される。
【００３３】シフトレジスタの出力信号Ｑ１、Ｑ＊１、
Ｑ２、Ｑ＊２などは、論理要素の（コンフィギュレーシ
ョン）制御入力又は一般相互接続ジャンクションのパス
デバイスに直接接続されている。
【００３４】Φ１がローの時、Φ１及びホールド信号を
ハイに押上げ、データを半永久的にホールドすることが
できる。Φ１及びΦ２をハイとし、ホールドをローとす
ることにより、シフトレジスタの入力をセット又はクリ
アすることによりシフトレジスタ全体をセット又はクリ
アすることができる。この信号がシフトレジスタの全体
に及び、各レジスタをクリアするためにある一定のセッ
ト／リセット時間が必要となる。言うまでもなく、この
時間は、シフトレジスタの全長に依存する。
【００３５】シフトレジスタは、その動的過程にあって
は、シフトされる情報を、シフトレジスタのインバータ
５１−１、５２−１、５１−２、５２−２などを有する
（図７に示されていないが公知の）トランジスタのゲー
トの電荷として記憶するようにして作動する。これらの
インバータは公知型式のものであって、その詳細な説明
を省略する。ダイナミックシフトレジスタは、６個のト
ランジスタを用い、従ってその必要とする面積が小さい
ため、ダイナミックシフトレジスタを用いることに意味
がある。ダイナミックシフトレジスタは、１つのトラン
ジスタを付加するのみによりスタチックラッチに変更さ
れる。従って、ダイナミックシフトレジスタ（スタチッ
クラッチ）は、回路を大幅に複雑化することなく、また
半導体の面積を多く必要とすることなく、コンフィグラ
ブル論理要素の一部として容易に製造することができ
る。ホールド信号が存在することから、またシフトレジ
スタをホールドすることによりデータが自動的にリフレ
ッシュされることから、ダイナミックシフトレジスタは
スタチックラッチとなることができる。従って、別個の
リフレッシュ回路が不必要となる。 上記から、ダイナ
ミックシフトレジスタ（スタチックラッチ）は、一旦ホ
ールド状態にラッチされればリフレッシュされる必要が
ないことが理解出来よう。これは、例えばリード５０−
１を含むフィードバック回路及び記憶セル５−１のパス
トランジスタ５４−１を用いることにより達成すること
ができる。
【００３６】図９は、コンフィグラブル組合せ論理回路
１００、コンフィグラブル記憶回路１２０及びコンフィ
グラブル出力セレクト論理回路１４０を有する本発明に
基づくコンフィグラブル論理要素９９を示すブロック図
である。組合せ論理回路１００は、コンフィグラブル論
理要素９９に加えられるＮ個のバイナリ入力信号及び記
憶回路１２０からのＭ個のバイナリフィードバック信号
を受ける。組合せ論理回路１００は、複数のコンフィギ
ュレーションに構成（configure）することができる。
各コンフィギュレーションは、組合せ論理回路への入力
信号の１つ又は複数の選択された部分集合としての１つ
又は複数の選択された組合せ論理機能を実現することが
できる。組合せ論理回路１００がコンフィグラブルであ
るため、異なる複数の機能を実現するために用いること
ができる。しかも、２つ以上の機能を同時に実現し、こ
れらをコンフィグラブル論理要素１００の異なる出力リ
ードに出現させることができる。
【００３７】詳しく言うと、組合せ論理回路１００は、
Ｍ＋Ｎ個のバイナリ入力信号からＫ個（Ｋ≦Ｍ＋Ｎ）の
バイナリ入力信号を選択する。組合せ論理回路１００
は、組合せ論理回路１００が、前記Ｋ個のバイナリ信号
の部分集合の関数である第１の組の機能を実現するよう
な第１の組の値と、第１の組の機能と等しくない第２の
組の機能を実現するような第２の組の値とを少なくとも
含むような第１の組のコンフィギュレーション制御信号
からなる複数の組の値に応答する。或る実施例に於て
は、組合せ論理回路１００は、Ｋ個のバイナリ信号の関
数としての２＊＊（２＊＊Ｋ）（２2k）個のバイナリ値
の１つを選択するような第１のコンフィギュレーション
と、Ｋ個の選択されたバイナリ入力信号の第１の選択さ
れたＫ−１個の入力信号の関数として２＊＊［２＊＊
（Ｋ−１）］（即ち２2(K-1)）個の値の１つを選択しか
つＫ個の選択されたバイナリ入力信号から選ばれた第２
のＫ−１個の入力信号の関数としての２＊＊［２＊＊
（Ｋ−１）］個のバイナリ値の１つを選択するような第
２のコンフィギュレーションとを有する。（第２の組の
Ｋ−１個の信号は、第１のＫ−１個の信号と必ずしも異
なるものである必要はない。）このような組合せ論理回
路１００の作動の要領は、後記する図１０の実施例を参
照することにより一層容易に理解されよう。
【００３８】記憶回路１２０もコンフィグラブルであっ
て、そのコンフィギュレーションに応じて、例えばセッ
ト及びリセットを有する透明なラッチ回路、セット及び
リセットを有するＤフリップフロップ回路、エッジ検出
回路、シフトレジスタの１つのステージ、カウンターの
１つのステージなどであって良い１つ又は複数の記憶要
素を実現するようにプログラムすることができる。コン
フィグラブル記憶回路１２０は、バス１６１上の組合せ
論理回路１００からの出力信号及び入力バス１６０上の
組合せ論理回路のＮ個の入力信号から選択された信号及
びクロック信号を受ける。出力選択論理回路１４０は、
組合せ論理要素及び記憶回路の出力信号から選ばれた信
号としての出力信号を供給するように構成される。
【００３９】図１０は、図１１に示されたコンフィグラ
ブル論理要素の一実施例を示す。図１０に於て、コンフ
ィグラブル論理要素９９の４つの入力信号がＡ、Ｂ、Ｃ
及びＤ（即ちＮ＝４）として示されている。記憶回路１
２０がスイッチ１０７に１つのフィードバック信号Ｑを
供給するのみであるため、Ｍ＝１である。図１０に於
て、信号Ａ、Ｂ及びＣ及びＤ又はＱが、５つの信号Ａ、
Ｂ、Ｃ、Ｄ及びＱから選択されるため、Ｋ＝４である。
組合せ論理回路要素１００はコンフィグラブルスイッチ
１０１〜１０７、１１３、１１４、８ビットＲＡＭ１０
８及び１０９、１−８選択論理回路１１０、１１１、マ
ルチプレクサ１１２及び、スイッチ１１３及び１１４に
対するコンフィギュレーション制御リード１１５を有す
る。各コンフィグラブルスイッチは、前記したようにリ
ード（リード１１５以外は図示省略されている）上の図
示されないプログラム用レジスタからの制御ビットによ
って構成される。スイッチ１０１は、その出力信号とし
て信号Ａを供給するように、又は、その出力信号として
信号Ｂを供給するように構成することができる。同様に
して、スイッチ１０２〜１０７は、その出力信号として
その２つの入力信号から選ばれた一方を供給するように
構成することができる。
【００４０】従って、例えば、コンフィギュレーション
制御ビットとして或る選択を行った場合、スイッチ１０
７は信号Ｄを供給し、バイナリ信号Ａ、Ｃ及びＤが、１
−８選択論理回路１１０及び１−８選択論理回路１１１
に対してスイッチ１０１〜１０３、１０４〜１０７を介
して供給される。バイナリ信号Ａ、Ｃ及びＤの８つの可
能な組合せのそれぞれについて選択論理回路１１０は、
ＲＡＭ１０８内の異なる記憶要素を選択し、選択された
位置に記憶されたビットを出力する。１−８選択論理回
路１１１は、８ビットＲＡＭ１０９に対して同様の動作
を行う。マルチプレクサ１１２は、信号Ｂの状態に応じ
て、選択論理回路１１０からの出力信号又は選択論理回
路１１１からの出力信号を供給する。このコンフィギュ
レーションに於ては、リード１１５に加えられた制御ビ
ットにより、スイッチ１１３及び１１４が、マルチプレ
クサ１１２からの出力信号を組合せ論理要素１００の出
力リードＦ１及びＦ２に同時に伝送するようになる。２
つの８ビットＲＡＭ１０８及び１０９は、バイナリビッ
トにより２＊＊１６通りの異なる状態にプログラム可能
である。８ビットＲＡＭにプログラムされた状態に応じ
て、４つのバイナリ変数Ａ、Ｂ、Ｃ及びＤについて２＊
＊１６＝２＊＊（２＊＊４）通りの可能な論理機能のい
ずれか１つをコンフィグラブル論理要素１００により実
現し得るようになる。この場合Ｋ＝４であり、論理機能
は、バイナリ値を有するバイナリ変数の関数からなる。
【００４１】コンフィギュレーション制御ビットの別の
組合せを選択した場合、スイッチ１０７が、記憶回路１
２０からのフィードバック信号９を供給し、スイッチ１
０１〜１０３及び１０４〜１０７、１１３、１１４のコ
ンフィギュレーションは前記と同様である。コンフィグ
ラブル論理要素１００は、２つの８ビットＲＡＭ１０８
及び１０９の各プログラム状態について４つのバイナリ
変数Ａ、Ｂ、Ｃ及びＱに於ける２＊＊１６＝２＊＊（２
＊＊４）通りの可能な論理機能のいずれか１つを実現す
る。この場合もＫ＝４である。
【００４２】更に異なるコンフィギュレーション制御ビ
ットを選択した場合、スイッチ１０１〜１０３は、信号
Ａ、Ｃ及びＱを供給し、スイッチ１０４〜１０６は信号
Ｂ、Ｃ及びＱを供給し、リード１１５に加えられた制御
信号が、スイッチ１１３及び１１４を切替ることによ
り、リードＦ２に選択回路１１０の出力信号をそしてリ
ードＦ１に選択回路１１１の出力信号をそれぞれ供給す
る。このようにこのコンフィギュレーションによって、
リードＦ１上に、８ビットＲＡＭ１０８の２＊＊８＝２
＊＊（２＊＊３）通りのプログラム状態のそれぞれにつ
いて３つのバイナリ変数Ａ、Ｃ及びＱについての２＊＊
８＝２＊＊（２＊＊３）通りの論理機能のいずれかを実
現し、リードＦ２上にて、ＲＡＭ１０９の２＊＊８通り
のプログラム状態のそれぞれについて３つのバイナリ変
数Ｂ、Ｃ及びＱの２＊＊８＝２＊＊（２＊＊３）通りの
論理機能のいずれかを実現する。
【００４３】一般に、４つの変数Ａ、Ｂ、Ｃ及びＤ／Ｑ
から３つの変数を第１の選択として選択し、４つの変数
Ａ、Ｂ、Ｃ及びＤ／Ｑから３つの変数を第２の選択とし
て選択する場合について、８ビットＲＡＭ１０８の２＊
＊８通りの可能なプログラム状態のそれぞれについてリ
ードＦ２上に第１の選択として選ばれた３つの変数の２
＊＊（２＊＊３）通りの論理機能を実現し、かつＲＡＭ
１０９の２＊＊８通りの可能なプログラム状態のそれぞ
れについて出力リードＦ１上に第２の選択として選ばれ
た３つの変数の２＊＊（２＊＊３）通りの論理機能のい
ずれかを実現するようなコンフィグラブル論理要素１０
０のコンフィギュレーションがそれぞれ存在する。
【００４４】図示されない別の実施例に於ては、変数
Ａ、Ｂ、Ｃ及びＤ／Ｑから選ばれた２つの変数について
の任意の４つのバイナリ関数がコンフィグラブル論理要
素の４つの追加の出力リードに実現するべく各８ビット
ＲＡＭに２つの１−４選択論理回路を追加するように各
８ビットＲＡＭを再分割するようにしている。同様にし
て、図示されない別の実施例に於ては、３２ビットＲＡ
Ｍ、信号Ａ、Ｂ、Ｃ及びＤ、及びフィードバック信号Ｑ
がすべて、３２ビットＲＡＭの各プログラム状態に対応
するような２＊＊（２＊＊５）通りのバイナリ関数のい
ずれか１つを実現するようなコンフィギュレーションを
可能にするために用いられる。（この場合Ｎ＝４、Ｍ＝
１及びＫ＝５となる）。別の図示されないコンフィギュ
レーションにあっては、Ｎ＝４、Ｍ＝１及びＫ＝５であ
って、変数Ａ、Ｂ及びＣについての第１のバイナリ関
数、変数Ｂ、Ｃ及びＤについての第２のバイナリ関数Ｆ
２、及び変数Ｂ、Ｃ、Ｄ及びＱについての第３のバイナ
リ関数Ｆ３が実現される。ここで重要なことは、２K1'
＋２K2'＋２K3'＝２K（但し、Ｋｉ’は、ｉ＝１、２、
３について関数Ｆｉの変数の数である。）という関係が
成立することである。
【００４５】再び図１０に於て、重要なことは、コンフ
ィグラブルスイッチ１０１、１０２及び１０３が、これ
らの入力信号の部分集合を選択し、入力信号の部分集合
を、回路１１０の選択された入力リードに１対１の対応
を以て供給する点にある。例えば、コンフィギュレーシ
ョン制御信号の１つの値の組に応じて、コンフィグラブ
ルスイッチ１０１、１０２及び１０２が、信号Ａをリー
ド１１０−３に、信号Ｂをリード１１０−２に、そして
信号Ｃをリード１１０−１に供給する。
【００４６】リードＦ１及びＦ２上の出力信号は、コン
フィグラブル記憶回路１２０に対する入力信号である。
信号Ａ、Ｃ及びＤは、記憶回路１２０の入力信号でもあ
る。コンフィグラブル記憶回路１２０は、プログラマブ
ルスイッチ１２２、１２３、１２６〜１２８、エクスク
ルーシブＯＲゲート１２４、１２９及び１３０、ＡＮＤ
ゲート１２５、１３１及び１３２、及び記憶要素１２１
を有する。記憶要素１２１は、それぞれＳ、Ｒ、Ｄ及び
Ｃｋにより示されるセット、リセット、データ及びクロ
ック入力リードを有すると共に、出力リードＱFF及びＱ
LAを有する。
【００４７】スイッチ１２３、１２６〜１２８は、それ
ぞれの入力信号のいずれか１つを出力信号として選択す
るようにそれぞれ構成されている。記憶要素１２１のセ
ット、クロック及びリセット入力リードに対応するセッ
ト、クロック及びリセット機能は、すべてハイ状態にあ
り、それぞれ論理１信号をエクスクルーシブＯＲゲート
１２４、１２９及び１３０のＩＮＶＳ、ＩＮＶＣ及びＩ
ＮＶＲリードに加えることによりスイッチ１２３、１２
７及び１２９の出力信号に対してロー状態とすることが
できる。論理０信号がリードＩＮＶＳ、ＩＮＶＣ及びＩ
ＮＶＲに加えられた場合、エクスクルーシブＯＲゲート
１２４、１２９及び１３０の出力信号の極性が入力信号
の極性と等しくなる。論理１信号がＩＮＶＳ、ＩＮＶＣ
及びＩＮＶＲリードに加えられた時、エクスクルーシブ
ＯＲゲート１２４、１２９及び１３０の出力信号は入力
信号の反転信号となる。
【００４８】ＡＮＤゲート１２５、１３１及び１３２
は、論理１信号をＥＮＳ、ＥＮＣ及びＥＮＲリードに加
えることによりイネーブルされる。これらのリードに論
理０信号が加えられた場合これらのゲートがディスエー
ブルされる。入力リードＥＮＳ、ＥＮＣ又はＥＮＲのい
ずれか１つに論理０信号が加えられると、ＡＮＤゲート
の出力が論理０レベルとなり、記憶回路１２１の対応す
る機能が、対応するＯＲゲートの状態に関わりなくディ
スエーブルされる。ＱFFは、フリップフロップ出力信号
を発生し、ＱLAは、図１１について前記したようにラッ
チ出力信号を供給する。コンフィグラブルスイッチ１２
２は、リードＱFF及びＱLAのバイナリ信号のいずれか１
つを選択し、スイッチ１２２の出力信号Ｑは、出力選択
論理回路１４０及びコンフィグラブル組合せ論理回路１
００の入力信号となる。
【００４９】図１１は記憶回路１２１の一実施例を示
す。記憶要素１２１は、フリップフロップを構成するよ
うに直列接続された２つのＤラッチＬＡ１及びＬＡ２を
有する。ラッチＬＡ１はＮチャンネルパストランジスタ
Ｐ１及びＰ２とＮＯＲゲートＧ１及びＧ２を有する。パ
ストランジスタＰ１及びＰ２のゲートは、信号Ｃｋ及び
Ｃ＊ｋにより制御されている。同様にして、ラッチＬＡ
２はＮチャンネルパストランジスタＰ３及びＰ４とＮＯ
ＲゲートＧ３及びＧ４を有する。トランジスタＰ３及び
Ｐ４のゲートは、信号Ｃｋ及び信号Ｃ＊ｋにより制御さ
れる。Ｄ入力リードは、ラッチＬＡ１のデータ入力リー
ドである。Ｓ入力リードは、ラッチＬＡ１のセット入力
リード及びラッチＬＡ２のリセット入力リードとして機
能する。Ｒ入力リードは、ラッチＬＡ１のリセット入力
リード及びラッチＬＡ２のセット入力リードとして機能
する。
【００５０】ＮＯＲゲートＧ１の出力信号Ｑ＊LAは、ラ
ッチＬＡ２のデータ入力リードに接続されている。出力
リードＱLAは、ラッチＬＡ１のＮＯＲゲートＧ２の出力
リードに接続され、出力リードＱFFは、ラッチＬＡ２の
ＮＯＲゲートＧ３の出力リードに接続されている。
【００５１】コンフィグラブル記憶回路１２０（図１
０）は、スイッチ１２２を、出力リードＱと出力リード
ＱLAとを接続させるように構成することによりセット及
びリセットを有する透明なラッチとして機能する。クロ
ック信号Ｃｋがローの間リードＱLAの出力信号は入力信
号に従う。クロック信号Ｃｋがハイとなると、ＱLAの出
力信号がホールドされ、パストランジスタＰ１を遮断
し、パストランジスタＰ２を導通させる。このようにし
て、データ信号が出力リードＱLAに伝送される。
【００５２】記憶回路１２０は、セット及びリセットを
有するＤフリップフロップ回路として機能するように構
成することができる。このコンフィギュレーションにあ
っては、スイッチ１２６が、リードＦ１の信号を選択す
るように構成され、ゲート１２５、１３１及び１３２が
論理１信号をリードＥＮＳ、ＥＮＣ及びＥＮＲに加える
ことによりイネーブルされる。最後に、スイッチ１２２
が、記憶要素１２１のリードＱFFの出力信号を選択する
ように構成される。記憶要素１２０は、論理０信号をリ
ードＥＮＳ及びＥＮＲに加えることにより上記した構成
を変更することによりセット及びリセットを有さないＤ
フリップフロップ回路として構成することができる。
【００５３】コンフィグラブル記憶回路１２０は、記憶
要素１２１のＣｋ入力リードに論理０入力信号が発生す
るようにＡＮＤゲート１２５及び１３２をイネーブルし
かつＡＮＤゲート１３１をディスエーブルすることによ
りＲスラッチとなるように構成することができる。リー
ドＣｋ上の論理０信号は、パストランジスタＰ３を遮断
すると共にパストランジスタＰ４を導通させる。次い
で、スイッチ１２２が、ＱFF上の出力信号を選択するよ
うに構成される。
【００５４】最後に、記憶回路１２０は、エッジ検知回
路として機能するように構成することができる。例え
ば、記憶要素１２０の状態を、立上りエッジ検出回路と
して構成する場合、ＡＮＤゲート１２５が、論理０信号
を入力リードＳに加えることによりディスエーブルさ
れ、ＡＮＤゲート１３１がイネーブルされ、クロック信
号が入力リードＣｋに伝送されるようにし、スイッチ１
２６が、論理１信号が入力リードＤに加えられるように
入力リード１２６ａを選択するように構成される。ＡＮ
Ｄゲート１３２はイネーブルされる。論理１リセット信
号は、ＱFF上の出力信号を論理０信号に押下げる。クロ
ック信号がローであれば、パストランジスタＰ２及びＰ
３が遮断され、パストランジスタＰ１が導通する。その
結果、ＮＯＲゲートＧ１がリードＤ上の論理１信号を反
転し、ノードＱ＊LA上に論理０信号を生成する。クロッ
ク信号がハイ状態に押上げられると、トランジスタＰ１
及びＰ４が遮断し、トランジスタＰ２及びＰ３が導通
し、ノードＱ＊LA上の論理０信号がＮＯＲゲート２３に
より反転され、出力リードＱFF上に論理１信号が生成さ
れ、その結果立上りエッジが検出されることとなる。次
いでリセット入力を用いてＱFFを０にリセットし、エッ
ジ検出回路が次の立上りエッジを検出し得る待機状態と
なる。クロック信号が押下げられると、トランジスタＰ
２及びＰ３が遮断され、トランジスタＰ４が導通し、Ｑ
FF上の信号が論理０状態のままとなり、次の立上りエッ
ジまで状態が変化しない。
【００５５】同様にして、記憶回路１２０を、論理１信
号をエクスクルーシブＯＲゲート１２９のＩＮＶＣリー
ドに加えることにより立ち下がりエッジ検出回路となる
ように構成することができる。同様に、記憶回路１２０
は、シフトレジスタ又はカウンタの１ステージとしての
機能を果すこともできる。
【００５６】出力選択論理回路１４０は、組合せ論理回
路１００から得られリードＦ１及びＦ２上に現れる出力
信号及び記憶要素１２０の出力信号から１つの信号を選
択するように構成し得るようにコンフィグラブルスイッ
チ１４１及び１４２を有する。
【００５７】以上本発明の好適実施例について説明した
が、当業者であれば、本発明の概念から逸脱することな
く種々の変形変更を加えて本発明を実施することができ
る。
【図面の簡単な説明】
【図１】コンフィグラブル論理アレイ内のコンフィグラ
ブル論理要素により実現し得る種々の論理機能の幾つか
を示す図である。
【図２】２つの変数Ａ、Ｂについての有用な或る数の関
数を実現し得るような１つの可能なコンフィグラブル論
理要素の実施例の内部論理構造を示す回路図である。
【図３】Ａ図は、１６通りの入力状態の任意のものを特
定することができ、かつ２の１６乗通りの機能を実現し
得るような１６ビットＲＡＭを示し，Ｂ図は、２の１６
乗通りの機能を実現し得るような１６個のビットの任意
の１つを、外部端子に伝送するべく選択するための選択
構造を示す。
【図４】Ａ図は、図３のＡ図の構造についての１つの可
能なカルノーマップを示し、Ｂ図は、Ａ図のカルノーマ
ップに於て第１及び第２のローと第１のコラムとの交点
にバイナリ０を置いた場合の論理ゲートを示す。
【図５】所望の論理機能を実現するように選択されたリ
ード間に形成されたプログラマブル相互接続線及び論理
要素間の選択された入力／出力パッド及びリードの相互
接続線と共に集積回路チップ上に形成された９つの論理
要素からなる複数のコンフィグラブル論理要素を示す。
【図６】図６に於て交差するリードの接続状態を表すキ
ーである。
【図７】本発明に基づくコンフィグラブル論理要素と共
に用いることのできる新規な組合せスタチック及びダイ
ナミックシフトレジスタの回路の一部を示す。
【図８】Ａ図〜Ｈ図は図７の構造の作動を示すための波
形図である。
【図９】本発明に基づくコンフィグラブル論理要素を示
す。
【図１０】図９のコンフィグラブル論理要素の一実施例
を示す。
【図１１】図１０の記憶要素１２１の一実施例を示す。
【符号の説明】
２１、２２…インバータ ２５…ＡＮＤゲート ２６…ＮＯＲゲート ２９〜Ｄ…トランジスタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 構成を変更可能な記憶回路であって、 少なくとも第１及び第２の入力リードを有するデータ記
    憶のための記憶手段と、 前記第１の入力リードに対応し、かつ対応する入力信号
    を受けるための１個又は複数の第１の組の入力リード
    と、 前記第２の入力リードに対応し、かつ対応する入力信号
    を受けるための１個又は複数の第２の組の入力リード
    と、 前記第１の組の入力リードの中の個々のリードについて
    それぞれに対応して、前記各リードの入力信号を前記第
    １の入力リードに供給するような構成を有する第１の手
    段と、 前記第２の組の入力リードの内の個々のリードについて
    それぞれに対応して、前記各リードの入力信号を前記第
    ２の入力リードに供給するような第１の構成を有する第
    ２の手段とを有し前記記憶手段が、前記第１及び第２の
    手段により供給される前記信号に応答して１個又は複数
    の出力信号を発生することを特徴とする構成変更可能な
    記憶回路。
  2. 【請求項２】 前記第２の手段が、前記第２の組の或る
    特定のリードについてそれぞれに対応して、前記特定の
    リードの信号の補数を前記第２のリードに供給する第２
    の構成を有することを特徴とする請求項１に記載の構成
    を変更可能な記憶回路。
  3. 【請求項３】 前記第２の手段が、第１の一定の信号を
    発生する手段を有し、かつ前記第１の一定の信号を前記
    第２のリードに供給するような構成を有することを特徴
    とする請求項１に記載の構成を変更可能な記憶回路。
  4. 【請求項４】 前記第１の手段が、第２の一定の信号を
    発生する手段と、第３の一定の信号を発生するための手
    段とを有し、かつ、前記第２及び第３の一定の信号を前
    記第１の入力リードにそれぞれ供給するような第１及び
    第２の構成を更に有することを特徴とする請求項３に記
    載の構成を変更可能な記憶回路。
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