JPH01259274A - 集積回路の試験方式 - Google Patents
集積回路の試験方式Info
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- JPH01259274A JPH01259274A JP63086871A JP8687188A JPH01259274A JP H01259274 A JPH01259274 A JP H01259274A JP 63086871 A JP63086871 A JP 63086871A JP 8687188 A JP8687188 A JP 8687188A JP H01259274 A JPH01259274 A JP H01259274A
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- 238000010586 diagram Methods 0.000 description 9
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- 230000005856 abnormality Effects 0.000 description 1
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
少なくとも入力端子及び入出力端子のいずれかを有する
集積回路の試験方式に関し、 入力回路の直流特性試験を目的とし、 入力回路の入力端と出力回路の出力端とが外部端子に共
通接続された集積回路の試験方式において、該入力回路
の出力データと該出力回路に供給されるべきデータのい
ずれか一方を選択出力すると共に、該入力回路の出力デ
ータ選択出力時は該外部端子の入力データの位相を反転
して選択出力する選択回路を設け、該外部端子の入力デ
ータを該入力回路、選択回路及び出力回路を夫々通して
次のクロックサイクルで反転して該外部端子へ出力する
よう構成する。
集積回路の試験方式に関し、 入力回路の直流特性試験を目的とし、 入力回路の入力端と出力回路の出力端とが外部端子に共
通接続された集積回路の試験方式において、該入力回路
の出力データと該出力回路に供給されるべきデータのい
ずれか一方を選択出力すると共に、該入力回路の出力デ
ータ選択出力時は該外部端子の入力データの位相を反転
して選択出力する選択回路を設け、該外部端子の入力デ
ータを該入力回路、選択回路及び出力回路を夫々通して
次のクロックサイクルで反転して該外部端子へ出力する
よう構成する。
本発明は集積回路の試験方式に係り、特に少なくとも入
力端子及び入出力端子のいずれかを右１る集積回路の試
験方式に関する。
力端子及び入出力端子のいずれかを右１る集積回路の試
験方式に関する。
大規模集積回路（ＬＳＩ）の試験の−っに直流特性試験
（ＤＣテスト）があるが、このＤＣＣスス〜は測定端子
以外の端子を規定の条件に設定し、測定端子に規定の電
流を入力又は出力させたときの測定端子の電圧をＤＣ的
に測定する。、このようなりＣテストはＬＳＩの入力回
路でも必要とされる。
（ＤＣテスト）があるが、このＤＣＣスス〜は測定端子
以外の端子を規定の条件に設定し、測定端子に規定の電
流を入力又は出力させたときの測定端子の電圧をＤＣ的
に測定する。、このようなりＣテストはＬＳＩの入力回
路でも必要とされる。
第８図は従来の一例の回路図を示す、５図中、１はＬＳ
Ｉの外部入出力端子、２はバッファアンプ、３はＤ型フ
リップフａツブで、これらはＬＳＩの入力回路を構成し
ており、また４はＤ型フリップフロップ、５はトライス
テートバッファで、これらはり、ＳＩの出力回路を構成
している。
Ｉの外部入出力端子、２はバッファアンプ、３はＤ型フ
リップフａツブで、これらはＬＳＩの入力回路を構成し
ており、また４はＤ型フリップフロップ、５はトライス
テートバッファで、これらはり、ＳＩの出力回路を構成
している。
ＬＳＩの機能試験は、ＬＳＩに規定の動作条件を与えた
とき、ＬＳＩが機能に異常を示さずに動作するか否かを
確認するための試験であり、図示しない別の端子に入来
したテストデータが出力データバスを介してＤ型フリツ
ブフ［１ツブ４のデータ入力端子に印加され、ここでク
ロックパルスφ１の立上りでラップ〜される。
とき、ＬＳＩが機能に異常を示さずに動作するか否かを
確認するための試験であり、図示しない別の端子に入来
したテストデータが出力データバスを介してＤ型フリツ
ブフ［１ツブ４のデータ入力端子に印加され、ここでク
ロックパルスφ１の立上りでラップ〜される。
一方、トライステートバッファ５は制御信号ＴＲ８がロ
ーレベルのどぎアクティブになり、ハイレベルのとぎは
ハイインピーダンス状態になる、。
ーレベルのどぎアクティブになり、ハイレベルのとぎは
ハイインピーダンス状態になる、。
従って、上記のクロックパルスφ１．出力データバスの
データ、制御信号“ｒＲ８が夫々第９図に示す如き変化
をする場合は、外部入出力端子には第９図に模式的に示
す如く、制御信号−ｒＲ８がローレベルの期間にデータ
が出力される。なお、第９図中、ｒＨｉＺＪはハイイン
ピーダンスを示す。
データ、制御信号“ｒＲ８が夫々第９図に示す如き変化
をする場合は、外部入出力端子には第９図に模式的に示
す如く、制御信号−ｒＲ８がローレベルの期間にデータ
が出力される。なお、第９図中、ｒＨｉＺＪはハイイン
ピーダンスを示す。
また、第９図中、φ２はクロックパルスφ１とは位相が
異なるが、同−繰り返し周波数のクロックパルスで、Ｄ
型フリップフロップ３に入力データをラッチさゼる。
異なるが、同−繰り返し周波数のクロックパルスで、Ｄ
型フリップフロップ３に入力データをラッチさゼる。
このようにして、外部入出力端子１より取り出されるデ
ータと入力データとを照合することでＬＳＩの試験がで
きる。
ータと入力データとを照合することでＬＳＩの試験がで
きる。
しかし、上記の試験はテストプログラムを用いて端子１
に出力動作を行なっているため、プログラム使用のため
の外イ」回路が更に必要になり、また出力回路のＤＣテ
ストはできるが入力回路のＤＣテストができｆ１更にプ
ログラム実行時間のため、試験に時間がかかるなどの問
題があった。
に出力動作を行なっているため、プログラム使用のため
の外イ」回路が更に必要になり、また出力回路のＤＣテ
ストはできるが入力回路のＤＣテストができｆ１更にプ
ログラム実行時間のため、試験に時間がかかるなどの問
題があった。
また、最近ＬＳＩ内部にＤＣテストのための回路を組込
んだものが現われてぎたが、このものは定常時にＩＩ
１１Ｉ 、 Ｌｒ Ｑ ＩＩを出力するものであり、
入力回路のＤＣテストは行なえなかった。
んだものが現われてぎたが、このものは定常時にＩＩ
１１Ｉ 、 Ｌｒ Ｑ ＩＩを出力するものであり、
入力回路のＤＣテストは行なえなかった。
本発明は上記の点に鑑みてなされたものであり、入力回
路の直流特性試験（ＤＣテストパ）を行なうことができ
る集積回路の試験方式を提供することを目的とする。
路の直流特性試験（ＤＣテストパ）を行なうことができ
る集積回路の試験方式を提供することを目的とする。
第１図は本発明の原理ブロック図を示す。図中、７は入
力回路、８は出力回路で、入力回路７の入ノ〕端と出力
回路８の出力端とは外部端子９に共通接続されている。
力回路、８は出力回路で、入力回路７の入ノ〕端と出力
回路８の出力端とは外部端子９に共通接続されている。
また１０は選択回路で、入力回路７の入力データを選択
出力すると共に、入力回路（７）の出力データ選択出力
時は外部端子９の入力データの位相を反転して選択出力
する。
出力すると共に、入力回路（７）の出力データ選択出力
時は外部端子９の入力データの位相を反転して選択出力
する。
選択回路１０により入力回路７の出力データが選択出力
されるとぎは、外部端子９の入力データは入力回路７９
選択回路１０及び出力回路８を夫々通して次のクロック
サイクルで外部端子９へ取り出される。
されるとぎは、外部端子９の入力データは入力回路７９
選択回路１０及び出力回路８を夫々通して次のクロック
サイクルで外部端子９へ取り出される。
このどき、外部端子９の出力データはその前のクロック
サイクルの入力データと位相が反転するようにされてい
る、１ 従って、入力データの次のクロックサイクルのデータの
極性が入力データのそれと同じか否かを識別することに
よって入力回路の試験ができる。
サイクルの入力データと位相が反転するようにされてい
る、１ 従って、入力データの次のクロックサイクルのデータの
極性が入力データのそれと同じか否かを識別することに
よって入力回路の試験ができる。
第２図は本発明の第１実施例の回路図を示ター。
同図中、第１図と同一構成部分には同一符号をイ」しで
ある。第２図において、バッファアンプ１１及びＤ型ノ
リツブフロップ１２は入力回路７を構成して４３す、ま
たインバータ１３及びマルチプレクサ１４は選択回路１
０を構成している。マルチプレクサ１４は出力データパ
スを介して端子■に入力される、Ｌ、ＳＩの内部回路を
経たデータと、Ｄ型フリップフロップ１２のＱ出力端子
から取り出されて端子■に入力される外部入力データと
のうちいずれか一方のデータを選択信”ｉｉ４３ ｅ
ｉに応じて選択出力する。また、１５はＤ型フリップフ
ロップ、１６はトライステートバッファで、これらは出
力回路８を構成している。トライステートバッファ１６
は制御信＠ Ｔ ＲＳがローレベルのときに動性状態、
ハイレベルのとぎハイインピーダンス状態となる。、ま
た、外部端子は入出力端子１７である。
ある。第２図において、バッファアンプ１１及びＤ型ノ
リツブフロップ１２は入力回路７を構成して４３す、ま
たインバータ１３及びマルチプレクサ１４は選択回路１
０を構成している。マルチプレクサ１４は出力データパ
スを介して端子■に入力される、Ｌ、ＳＩの内部回路を
経たデータと、Ｄ型フリップフロップ１２のＱ出力端子
から取り出されて端子■に入力される外部入力データと
のうちいずれか一方のデータを選択信”ｉｉ４３ ｅ
ｉに応じて選択出力する。また、１５はＤ型フリップフ
ロップ、１６はトライステートバッファで、これらは出
力回路８を構成している。トライステートバッファ１６
は制御信＠ Ｔ ＲＳがローレベルのときに動性状態、
ハイレベルのとぎハイインピーダンス状態となる。、ま
た、外部端子は入出力端子１７である。
次にこの第１実施例の動作について第３図のタイミング
チャートと共に説明する。初期状態においてはＤ型フリ
ップフロップ１２及び１５はそのセット端子に印加され
る信号によりセット状態とされ、そのＱ出力端子の信号
は夫々ハイレベルとされている。。
チャートと共に説明する。初期状態においてはＤ型フリ
ップフロップ１２及び１５はそのセット端子に印加され
る信号によりセット状態とされ、そのＱ出力端子の信号
は夫々ハイレベルとされている。。
この状態において、テストモード時に外部入出力端子１
７に第３図に示す如くハイレベルの入力データが入力さ
れたものとすると、これがバッファアンプ１１を通して
Ｄ型フリツブフ［Ｊツブ１２のデータ入力端子に印加さ
れ、第３図に示す如く時刻ｔ１のクロックパルスφ２の
立上りでラッチされる。Ｄ型−ノリツブフロップ１２の
Ｑ出力端子より取り出された入力データのラッチ出力信
号は入力データと同じハイレベルであるが、インバータ
１３により位相反転されてローレベルとされてマルチプ
レクサ１４の端子■に入力される。
７に第３図に示す如くハイレベルの入力データが入力さ
れたものとすると、これがバッファアンプ１１を通して
Ｄ型フリツブフ［Ｊツブ１２のデータ入力端子に印加さ
れ、第３図に示す如く時刻ｔ１のクロックパルスφ２の
立上りでラッチされる。Ｄ型−ノリツブフロップ１２の
Ｑ出力端子より取り出された入力データのラッチ出力信
号は入力データと同じハイレベルであるが、インバータ
１３により位相反転されてローレベルとされてマルチプ
レクサ１４の端子■に入力される。
マルチプレクサ１４のもう一方の端子のには第３図に示
す如き出力データパスのデータが入力されているが、マ
ルチプレクサ１４が選択信号Ｓｅ［によりテストモード
時には端子■の入力データを選択出力するようにされて
いるので、端子■の入力データ（ローレベル）がマルチ
プレクサ１４を通過してＤ型フリップフロップ１５のデ
ータ入力端子に印加され、ここでクロックパルスφ１の
立上りの時刻［２でラッチされる。
す如き出力データパスのデータが入力されているが、マ
ルチプレクサ１４が選択信号Ｓｅ［によりテストモード
時には端子■の入力データを選択出力するようにされて
いるので、端子■の入力データ（ローレベル）がマルチ
プレクサ１４を通過してＤ型フリップフロップ１５のデ
ータ入力端子に印加され、ここでクロックパルスφ１の
立上りの時刻［２でラッチされる。
また、入力動作試験モード時にはトライステートバッフ
ァ１６は第３図に示す如く制御信号ＴＲ８が常時ローレ
ベルであるから動作状態に保持されている。このため、
時刻ｔ２でラッチされたローレベルのデータはトライス
テー１〜バツフア１６を通して外部入出力端子１７へ出
力される。
ァ１６は第３図に示す如く制御信号ＴＲ８が常時ローレ
ベルであるから動作状態に保持されている。このため、
時刻ｔ２でラッチされたローレベルのデータはトライス
テー１〜バツフア１６を通して外部入出力端子１７へ出
力される。
次に時刻ｔ３でクロックパルスφ２が立上ると、上記と
同様にしてマルチプレクサ１４からは時刻ｔ３以降、外
部入出力端子１７のデータと逆極性のハイレベルのデー
タが選択出力され、トライステートバッファ１６から外
部入出力端子１７へはハイレベルのデータが次のクロッ
クパルスφ１の立上り時刻ｔ４以降次の立上り時刻ｔ６
まで取り出される。
同様にしてマルチプレクサ１４からは時刻ｔ３以降、外
部入出力端子１７のデータと逆極性のハイレベルのデー
タが選択出力され、トライステートバッファ１６から外
部入出力端子１７へはハイレベルのデータが次のクロッ
クパルスφ１の立上り時刻ｔ４以降次の立上り時刻ｔ６
まで取り出される。
以下、上記と同様の動作が繰り返されることにより、入
力回路７が正常の場合はクロックパルスφ１に位相同期
して外部入出力端子１７のデータが交互に反転する。交
互に反転しな【プれば入力回路が異常と判定される。
力回路７が正常の場合はクロックパルスφ１に位相同期
して外部入出力端子１７のデータが交互に反転する。交
互に反転しな【プれば入力回路が異常と判定される。
次にＤＣテストについて説明する。、このＤＣテストは
入力回路７内のバッフ７アンブ１１のスレシホールドレ
ベルＶ＋ Ｈ，Ｖ＋ Ｌの確認のための試験である。す
なわち、このテストモード時には制御信号ＴＲ８は第３
図に示す如くクロックパルスφ２の立上りの時刻ｔ７．
ｉｇに同期してハイレベルとされ、クロックパルスφ１
の立上りの時刻ｔ８．ｔｌＯに同期してローレベルとさ
れる。また、外部入出力端子１７には制御信号Ｔ ＲＳ
がハイレベルの期間のみ（すなわち、トライステートバ
ッファ１６がハイインピーダンスの時にのみ）、ハイレ
ベル入力電圧Ｖ＋＋−＋の下限伺近の電圧２．２Ｖと、
ローレベル入力電圧Ｖ１１の上限付近の電圧０．８Ｖと
が交互に入力される。
入力回路７内のバッフ７アンブ１１のスレシホールドレ
ベルＶ＋ Ｈ，Ｖ＋ Ｌの確認のための試験である。す
なわち、このテストモード時には制御信号ＴＲ８は第３
図に示す如くクロックパルスφ２の立上りの時刻ｔ７．
ｉｇに同期してハイレベルとされ、クロックパルスφ１
の立上りの時刻ｔ８．ｔｌＯに同期してローレベルとさ
れる。また、外部入出力端子１７には制御信号Ｔ ＲＳ
がハイレベルの期間のみ（すなわち、トライステートバ
ッファ１６がハイインピーダンスの時にのみ）、ハイレ
ベル入力電圧Ｖ＋＋−＋の下限伺近の電圧２．２Ｖと、
ローレベル入力電圧Ｖ１１の上限付近の電圧０．８Ｖと
が交互に入力される。
これにより、２．２Ｖ入力後の制御信号［ＲＳローレベ
ル期間（第３図の時刻ｔ８〜ｔｓ）では、バッファアン
プ１１が正常な場合はハイレベルの信号を出力するから
、前記説明から類推できるように、外部入出力端子１７
には逆極ｆ！ｌ（逆位相）のローレベルの電圧Ｖｓｓが
取り出される３、また、０．８Ｖ入力後の制御信号ＴＲ
８のローレベル期間（第３図の時刻し９〜ｉ＋ｏ）では
、バッファアンプ１１が正常な場合はローレベルの信号
を出力するから、外部入出力端子１７には逆極性のハイ
レベルの電圧Ｖｃｃが取り出される。
ル期間（第３図の時刻ｔ８〜ｔｓ）では、バッファアン
プ１１が正常な場合はハイレベルの信号を出力するから
、前記説明から類推できるように、外部入出力端子１７
には逆極ｆ！ｌ（逆位相）のローレベルの電圧Ｖｓｓが
取り出される３、また、０．８Ｖ入力後の制御信号ＴＲ
８のローレベル期間（第３図の時刻し９〜ｉ＋ｏ）では
、バッファアンプ１１が正常な場合はローレベルの信号
を出力するから、外部入出力端子１７には逆極性のハイ
レベルの電圧Ｖｃｃが取り出される。
このように、本実施例によれば、外部入出力端子１７を
共用し、Ｌ、ＳＩ内部の入力回路７、出ツノ回路８、選
択回路１０以外の大部分の論理回路を使用する必要がな
いので、プログラムを使用せずともよく、よって短時間
に、しかも入力回路７の動作試験、ＤＣテストができる
。
共用し、Ｌ、ＳＩ内部の入力回路７、出ツノ回路８、選
択回路１０以外の大部分の論理回路を使用する必要がな
いので、プログラムを使用せずともよく、よって短時間
に、しかも入力回路７の動作試験、ＤＣテストができる
。
次に本発明の第２実施例について第４図と共に説明する
。第４図中、第１図及び第２図と同一構成部分には同一
符号を何し、その説明を省略する。１本実施例では、入
力回路７はインバータ１８及び１つの２段縦続接続回路
で構成され、出力回路８にＤ型フリップ７０ツブ２０を
追加した点に特徴を有する。
。第４図中、第１図及び第２図と同一構成部分には同一
符号を何し、その説明を省略する。１本実施例では、入
力回路７はインバータ１８及び１つの２段縦続接続回路
で構成され、出力回路８にＤ型フリップ７０ツブ２０を
追加した点に特徴を有する。
本実施例は第２図のＤ型フリップフロップ１２をＤ型フ
リップフロップ１５の後段に、Ｄ型フリップフロップ２
０として配置したもので、第２図と同様の動作が行なわ
れる。
リップフロップ１５の後段に、Ｄ型フリップフロップ２
０として配置したもので、第２図と同様の動作が行なわ
れる。
第５図は本発明の第３実施例の回路図を承け。
同図中、第４図と同一構成部分には同一符号をイ］し、
その説明を省略する。本実施例はマルチプレクサ１４の
出力側にＤ型フリップフロップ２１を設（）だ点に特徴
を有するもので、マルチプレクサ−１４の出力データを
クロックパルスφ１でラッチし、それど逆相のデータを
そのσ出力端子よりＤ型フリップ７０ツブ２０のデータ
入力端子へ供給するようにしたものである１゜ 本実施例によれば、クロックパルスφ１によるラッチ動
作と反転動作を１つのＤ型フリップフロップ２１で行な
えるから、第４図のインバータ１３が不要になり、回路
構成が簡単になる。
その説明を省略する。本実施例はマルチプレクサ１４の
出力側にＤ型フリップフロップ２１を設（）だ点に特徴
を有するもので、マルチプレクサ−１４の出力データを
クロックパルスφ１でラッチし、それど逆相のデータを
そのσ出力端子よりＤ型フリップ７０ツブ２０のデータ
入力端子へ供給するようにしたものである１゜ 本実施例によれば、クロックパルスφ１によるラッチ動
作と反転動作を１つのＤ型フリップフロップ２１で行な
えるから、第４図のインバータ１３が不要になり、回路
構成が簡単になる。
本実施例も第１及び第２実施例と同様の動作を＝ １
１ − 行なう。
１ − 行なう。
第６図は本発明の第４実施例の回路図を示す１゜同図中
、第４図と同一構成部分には同一符号を付し、その説明
を省略する。本実施例は出力回路にオーブンドレインの
Ｎチャンネル電界効果トランジスタ（ＦＥＴ）２２を使
用し、１−ライステートバッファ１６を不要にした点に
特徴を有する。また、入力データの位相反転はこのＦ
Ｅ Ｔ ２２で行なう。
、第４図と同一構成部分には同一符号を付し、その説明
を省略する。本実施例は出力回路にオーブンドレインの
Ｎチャンネル電界効果トランジスタ（ＦＥＴ）２２を使
用し、１−ライステートバッファ１６を不要にした点に
特徴を有する。また、入力データの位相反転はこのＦ
Ｅ Ｔ ２２で行なう。
初期状態ではＤ型ノリツブフロップ２０のＱ出力端子の
信号はローレベルで、ＦＥＴ２２はオフであり、外部入
出力端゛Ｆ１７はハイレベルとなる。
信号はローレベルで、ＦＥＴ２２はオフであり、外部入
出力端゛Ｆ１７はハイレベルとなる。
本実施例も第１へ・第３実施例と同様の動作が行なわれ
る。
る。
第７図は本発明の第５実施例の回路図を示す、１同図中
、第２図と同一構成部分には同一符号をイ」し、その説
明を省略する９１本実施例は外部端子が前記入出力端子
１７ではなく入力専用の入力端子２３で、またマルチプ
レクサ１４及びトライスデートバッファ１６の代りにイ
ンバータ２５．２人力ＮＡＮＤ厄路２６．２人力ＮＯＲ
回路２７．ＰチャンネルＦＥＴ２８及びＮチャンネルＦ
Ｅ Ｔ２９よりなる回路を用いたものである。
、第２図と同一構成部分には同一符号をイ」し、その説
明を省略する９１本実施例は外部端子が前記入出力端子
１７ではなく入力専用の入力端子２３で、またマルチプ
レクサ１４及びトライスデートバッファ１６の代りにイ
ンバータ２５．２人力ＮＡＮＤ厄路２６．２人力ＮＯＲ
回路２７．ＰチャンネルＦＥＴ２８及びＮチャンネルＦ
Ｅ Ｔ２９よりなる回路を用いたものである。
本実施例ではＮＡＮＤ回路２６及びインバータ２５に夫
々供給される制御信号ＴＲ８はテストモードのとぎはハ
イレベルとされ、入力データパスに供給される入力デー
タがインバータ１３により位相反転され、更にＦＥＴ２
８及び２９の両ドレイン接続点から入力端子２３に取り
出される。本実施例の場合も、前記各実施例と同様の試
験ができる。
々供給される制御信号ＴＲ８はテストモードのとぎはハ
イレベルとされ、入力データパスに供給される入力デー
タがインバータ１３により位相反転され、更にＦＥＴ２
８及び２９の両ドレイン接続点から入力端子２３に取り
出される。本実施例の場合も、前記各実施例と同様の試
験ができる。
一方、通常モード時には選択回路１ｏと出力回路８とを
兼ねている上記の回路部は、制御信号ＴＲ８がローレベ
ルどされることによりＦ Ｅ ’ｒ ２８及び２９が共
にオフとされるので、入力端子２３から切離される。
兼ねている上記の回路部は、制御信号ＴＲ８がローレベ
ルどされることによりＦ Ｅ ’ｒ ２８及び２９が共
にオフとされるので、入力端子２３から切離される。
上述の如く、本発明によれば、外部端子に接続された入
力回路の出力データを外部端子へ反転出力するようにし
たので、入力回路の動作試験及びＤＣＣススへのいヂれ
も行なうことができ、ＬＳＩ内部の論理回路を使用せず
、外部端子に直接接続された入力回路及び出力回路によ
り試験を行なうので短間間に試験を行なうことができる
舌の特長を右するものである１゜
力回路の出力データを外部端子へ反転出力するようにし
たので、入力回路の動作試験及びＤＣＣススへのいヂれ
も行なうことができ、ＬＳＩ内部の論理回路を使用せず
、外部端子に直接接続された入力回路及び出力回路によ
り試験を行なうので短間間に試験を行なうことができる
舌の特長を右するものである１゜
第１図は本発明の原理ブロック図、
第２図は本発明の第１実施例の回路図、第３図は第２図
の動作説明用タイミングヂャート、 第４図乃至第７図は夫々本発明の第２乃至第５実施例の
回路図、 第８図は従来の一例の回路図、 第９図は第８図の動作説明用タイミングチャー１へであ
る。 図にａ５いて ７は入力回路、 ８は出力回路、 ９は外部端子、 １０は選択回路、 １７１はマルチプレクサ、 １６はトライステー１〜バッファ、 １７は外部入出力端子、 ２３は外部入力端子 を示す、１ 特許出願人 富 士 通 株式会社
の動作説明用タイミングヂャート、 第４図乃至第７図は夫々本発明の第２乃至第５実施例の
回路図、 第８図は従来の一例の回路図、 第９図は第８図の動作説明用タイミングチャー１へであ
る。 図にａ５いて ７は入力回路、 ８は出力回路、 ９は外部端子、 １０は選択回路、 １７１はマルチプレクサ、 １６はトライステー１〜バッファ、 １７は外部入出力端子、 ２３は外部入力端子 を示す、１ 特許出願人 富 士 通 株式会社
Claims (1)
- 【特許請求の範囲】 入力回路（７）の入力端と出力回路（８）の出力端とが
外部端子（９）に共通接続された集積回路の試験方式に
おいて、 該入力回路（７）の出力データと該出力回路（８）に供
給されるべきデータのいずれか一方を選択出力すると共
に、該入力回路（７）の出力データ選択出力時は該外部
端子（９）の入力データの位相を反転して選択出力する
選択回路（１０）を設け、該外部端子（９）の入力デー
タを該入力回路（７）、選択回路（１０）及び出力回路
（８）を夫々通して次のクロックサイクルで反転して該
外部端子（９）へ出力するよう構成したことを特徴とす
る集積回路の試験方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086871A JPH01259274A (ja) | 1988-04-08 | 1988-04-08 | 集積回路の試験方式 |
| US07/333,922 US4970410A (en) | 1988-04-08 | 1989-04-06 | Semiconductor integrated circuit device having improved input/output interface circuit |
| DE68921086T DE68921086T2 (de) | 1988-04-08 | 1989-04-07 | Integrierte Halbleiterschaltkreisanordnung mit verbesserter Eingangs-/ Ausgangsschnittstellenschaltung. |
| EP89106210A EP0336444B1 (en) | 1988-04-08 | 1989-04-07 | Semiconductor integrated circuit device having improved input/output interface circuit |
| KR8904634A KR930000894B1 (en) | 1988-04-08 | 1989-04-08 | Semiconductor integrated circuit device having improved input/output interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086871A JPH01259274A (ja) | 1988-04-08 | 1988-04-08 | 集積回路の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259274A true JPH01259274A (ja) | 1989-10-16 |
Family
ID=13898887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086871A Pending JPH01259274A (ja) | 1988-04-08 | 1988-04-08 | 集積回路の試験方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4970410A (ja) |
| EP (1) | EP0336444B1 (ja) |
| JP (1) | JPH01259274A (ja) |
| KR (1) | KR930000894B1 (ja) |
| DE (1) | DE68921086T2 (ja) |
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|---|---|---|---|---|
| JP2566005B2 (ja) * | 1989-03-03 | 1996-12-25 | 株式会社東芝 | 入力切換装置 |
| FR2660071B1 (fr) * | 1990-03-23 | 1992-07-24 | Alcatel Radiotelephone | Systeme de test d'un circuit imprime pourvu de circuits integres et application de ce systeme au test d'un tel circuit imprime. |
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| US6271679B1 (en) | 1999-03-24 | 2001-08-07 | Altera Corporation | I/O cell configuration for multiple I/O standards |
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| DE10353586A1 (de) * | 2003-11-17 | 2005-06-30 | Infineon Technologies Ag | Ein/Ausgangschaltanordnung für Halbleiterschaltungen und Verfahren zur Prüfung von Treiberschaltkreisen von Halbleiterschaltungen |
| DE10353585B4 (de) * | 2003-11-17 | 2005-09-15 | Infineon Technologies Ag | Unidirektionale Eingangsschaltanordnung, Halbleiterschaltung und Verfahren zur Prüfung einer Laufzeitverzögerung eines Eingangstreibers einer Halbleiterschaltung |
| CA2882321C (en) | 2011-12-14 | 2018-05-01 | Wolfson Microelectronics Plc | Data transfer |
| GB2499699A (en) | 2011-12-14 | 2013-08-28 | Wolfson Ltd | Digital data transmission involving the position of and duration of data pulses within transfer periods |
| US9341672B2 (en) * | 2013-03-12 | 2016-05-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for interconnect test |
| US9500700B1 (en) * | 2013-11-15 | 2016-11-22 | Xilinx, Inc. | Circuits for and methods of testing the operation of an input/output port |
| CN114859218B (zh) * | 2022-03-16 | 2023-06-23 | 厦门智多晶科技有限公司 | 一种fpga芯片中查找表的检测电路及检测方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4124899A (en) * | 1977-05-23 | 1978-11-07 | Monolithic Memories, Inc. | Programmable array logic circuit |
| JPS60192276A (ja) * | 1984-03-13 | 1985-09-30 | Toshiba Corp | 論理ｌｓｉのテスト方式 |
| US4684830A (en) * | 1985-03-22 | 1987-08-04 | Monolithic Memories, Inc. | Output circuit for a programmable logic array |
| US4691161A (en) * | 1985-06-13 | 1987-09-01 | Raytheon Company | Configurable logic gate array |
| US4763020B1 (en) * | 1985-09-06 | 1997-07-08 | Ricoh Kk | Programmable logic device having plural programmable function cells |
| US4703484A (en) * | 1985-12-19 | 1987-10-27 | Harris Corporation | Programmable integrated circuit fault detection apparatus |
| US4789951A (en) * | 1986-05-16 | 1988-12-06 | Advanced Micro Devices, Inc. | Programmable array logic cell |
| EP0253914A1 (de) * | 1986-07-23 | 1988-01-27 | Deutsche ITT Industries GmbH | Isolierschicht-Feldeffekttransistor-Gegentakttreiberstufe mit Kompensierung von Betriebsparameterschwankungen und Fertigungsstreuungen |
-
1988
- 1988-04-08 JP JP63086871A patent/JPH01259274A/ja active Pending
-
1989
- 1989-04-06 US US07/333,922 patent/US4970410A/en not_active Expired - Fee Related
- 1989-04-07 DE DE68921086T patent/DE68921086T2/de not_active Expired - Fee Related
- 1989-04-07 EP EP89106210A patent/EP0336444B1/en not_active Expired - Lifetime
- 1989-04-08 KR KR8904634A patent/KR930000894B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0336444A3 (en) | 1991-01-30 |
| KR930000894B1 (en) | 1993-02-11 |
| EP0336444A2 (en) | 1989-10-11 |
| US4970410A (en) | 1990-11-13 |
| EP0336444B1 (en) | 1995-02-15 |
| KR890016391A (ko) | 1989-11-29 |
| DE68921086T2 (de) | 1995-10-12 |
| DE68921086D1 (de) | 1995-03-23 |
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