JP2922963B2

JP2922963B2 - シーケンスコントローラ

Info

Publication number: JP2922963B2
Application number: JP2055135A
Authority: JP
Inventors: 良一内山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-03-08
Filing date: 1990-03-08
Publication date: 1999-07-26
Anticipated expiration: 2014-07-26
Also published as: JPH03257504A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はシーケンスコントローラに係り、特に、論理
演算時間の遅延を小さくするに好適なシーケンスコント
ローラに関する。

［従来の技術］シーケンスコントローラは、多数の入力信号のオンオ
フ状態に基づいて予め設定された論理演算を実行し、論
理演算結果を制御信号として制御対象に出力する。従来
のシーケンスコントローラは、論理演算をCPUがソフト
ウェアで処理する構成であったため、演算時間がかかる
という問題があった。そこで、特開昭62−5407号公報や
特開昭60−46125号公報記載の様に、論理機能の一部を
論理アレイ（PLA）で組むことで、処理の高速化を図っ
ている。しかし、この論理アレイを用いるシーケンスコ
ントローラは、処理の基本がソフトウェア処理であり、
その処理の一部をハードで代行する構成のため、やはり
処理時間があるていど係り、高速のシーケンス制御には
不向きである。

上述とは別の従来技術として、論理演算結果を予めメ
モリICに書き込んでおき、入力信号をアドレス信号とし
てこのメモリICから制御信号を読み出すことで、論理演
算による時間遅れを短縮したシーケンスコントローラも
ある。これを第10図にて説明する。

第10図に示すシーケンスコントローラは、16個の信号
A0〜A15をアドレス信号として入力し、これをデコーダ
４でデコードした65536通りの信号でメモリIC13をアク
セスし、読み出した８ビットの信号を出力信号としてい
る。メモリIC13には、入力する16ビットの信号の全ての
種類について出力状態が予め格納されており、入力信号
に応じた信号が読み出され出力される。例えば、入力０
番だけ“1"で、１番〜15番までが“0"であるとすると、
メモリIC13を構成する一番上のレジスタが選択され、該
レジスタの８ビットの内容（出力０番＝１、出力１番＝
０、出力２番＝１、…出力７番＝１）が出力される。

［発明が解決しようとする課題］上述した論理アレイを用いる従来技術は、論理演算の
基本処理がソフトウェアのため、処理時間がかかるとい
う問題がある。また、メモリICを用いる従来技術は、入
力線同士を並列に接続することで出力線の数を二倍にす
ることができるが、入力線を１本増やすためにメモリを
２倍にする必要がある。第９図は、アドレス入力線が16
本，出力８ビットのタイプでメモリ容量512Kビット（現
行のメモリICとしてこの規模のものが最大）のメモリIC
を用いたシーケンスコントローラの構成図である。この
構成で、入力線を１本追加する度に今までのメモリ容量
を２倍にしなければならないため、入力線数を20本にす
る場合、32個のメモリICを用いる必要が生じる。これで
は、価格的にもスペース的にも更には配線の複雑さも加
わり、不利な点が多くなる。

本発明の目的は、論理演算時間が短くしかも入力信号
数が増える場合にも容易に対処可能なシーケンスコント
ローラを提供することにある。

［課題を解決するための手段］上記目的は、外部からの多数の被演算入力信号に対し
て論理演算を実行し論理演算結果を制御信号として出力
するシーケンスコントローラであって、ａ）外部からの２つの被演算入力それぞれを１入力と
し、他１入力は外部から共通に指定される第１の論理機
能指定ビットとされた２つのイクスクルーシブオアゲー
トと、該イクスクルーシブオアゲート各々からの出力を
論理積するアンドゲートと、該アンドゲートからの出力
と外部から指定される第２の論理機能指定ビットとを入
力するイクスクルーシブオアゲートとから構成された
上、全体としての論理機能がアンド機能、ナンド機能、
オア機能、ノア機能の何れかに任意に設定可とされた２
入力演算回路を基本演算回路として、前段２入力演算回
路の出力を１入力としつつ、複数直列接続された上、最
終段２入力演算回路から制御信号が出力される２入力演
算回路群。

ｂ）２入力演算回路群を構成している２入力演算回路そ
れぞれに対し、第1,第２の論理機能指定ビットを更新可
として指定する第１のレジスタ群。

ｃ）２入力演算回路群を構成している複数の２入力演算
回路のうち、最前段２入力演算回路には２つの被演算入
力信号を、該最前段２入力演算回路以外の２入力演算回
路各々には他１入力として、何れか１つの被演算信号、
または前段２入力演算回路の出力をそれぞれ選択出力す
る入力信号選択スイッチ群。

ｄ）入力信号選択スイッチ群を構成している入力信号選
択スイッチそれぞれに対し、選択出力制御信号を更新可
として指定する第２のレジスタ群。

の構成要素がゲートアレイ内にシーケンス回路の一回路
単位毎に作成されてなる論理演算部を備えることで達成
される。

［作用］論理演算を実行する機能は全てハード構成の論理回路
として、ソフトウェアによる論理演算は全く行わないの
で、高速処理が可能となる。また、端子数が多いゲート
アレイに上記の構成ａ〜ｄの回路群を設定してあるの
で、演算しなければならない入力信号数が増加しても容
易に入力線数を増加させることができる。

［実施例］以下、本発明の一実施例を図面を参照して説明する。

第３図は、ゲートアレイ内に設定する論理機能変更可
能な論理演算回路の一例を示す図である。この論理演算
回路は、２ビットのレジスタ１と、アンドゲート２と、
３つのイクスクリーシブオアゲート3,4,5で構成され
る。この論理演算回路は、レジスタ１に格納するデータ
により、第４図（ａ），（ｂ），（ｃ），（ｄ）に示す
４つの論理回路となる。つまり、レジスタ１に“00"を
書き込むとアンド回路の機能を持つことになり、“01"
を書き込むとアンド・ノント（ナンド）回路の機能を持
ち、“11"を書き込むとオア回路の機能を持ち、“10"を
書き込むとオア・ノット（ノア）回路の機能を持つ。

第５図（ａ）は、シーケンス制御を行う場合の一回路
分のラダー図であり、同図（ｂ）はそれに対応する論理
回路図である。メーク接点の並列接続がオア回路10
に対応し、その出力とブレーク接点の直接接続がナン
ド回路11に対応し、その出力とメーク接点との並列接
続がオア回路12に対応し、その出力とメーク接点との
並列接続がオア回路13に対応し、その出力とブレイク接
点との並列接続がノア回路14に対応し、その出力とメ
ーク接点との直列接続がアンド回路15に対応し、その
出力とブレイク接点との直列接続がナンド回路16に対
応する。従って、上記の論理回路10〜16は、第３図に示
す論理演算回路のレジスタを第４図の様にユーザが書き
込むことで、第５図（ｂ）に示す直列接続した論理回路
群を構成することができる。そして、接点信号〜の
うちの１つを選択して論理回路の入力とすることで、第
５図（ａ）のラダー図に示されるシーケンス制御を行う
制御信号を得ることが可能となる。

第６図は、論理機能選択可能な論理演算回路と、各論
理演算回路に入力させる信号選択スイッチと、各信号選
択スイッチに選択信号を指定する手段とを模式的に示し
た図面である。７つの論理演算回路の夫々の２ビットレ
ジスタに図示の様なデータを書き込むことで、第５図
（ｂ）に示す論理回路10〜16を組み上げ、各論回路へ入
力する信号を選択するスイッチ17を設け、各スイッチ17
の選択する信号を指定する手段例えばレジスタ18を設け
ることで、構成する。これらの論理演算回路と信号選択
スイッチと選択信号指定手段をゲートアレイ内に作成す
る。

以上の説明では、必要数の論理回路のみで構成してい
るが、実際には、所定数の論理演算回路を作成し、その
うち必要な数の論理演算回路のみを使用することにな
る。しかし、その場合には、不要な論理回路はこれを物
理的に取り外すことはできないので、その論理回路はデ
ータスルー状態にして入力信号がそのまま出力される構
成にする必要がある。そこで、本実施例では、第７図に
示す様に、スイッチ17の０番目入力として次段の論理回
路（アンド回路にする。）に対応するスイッチ17に入力
し、選択手段18にて０番目を選択したときその０番目の
入力が前記アンド回路に入力するようにする。これによ
り、このアンド回路の２入力ともに前段の出力信号とな
り、この信号がそのままアンド回路の出力信号となる。

次に、上述した原理により作成したゲートアレイを用
いて構成したシーケンスコントローラについて説明す
る。

第２図は、シーケンスコントローラの全体構成図であ
る。シーケンスコントローラ19は、ゲートアレイで構成
した論理演算部20と、該論理演算部20の前記レジスタ書
き込み制御を入力装置24からのユーザ指定に従って行う
制御回路21と、入力信号を取り込んでレベル変換すると
共に制御入力信号を光信号に変換した後に再び電気信号
に変換することで絶縁を図り前記論理演算部20に出力す
る入力回路22と、論理演算部20の出力信号を光信号に変
換した後に電気信号に変換すると共にレベル変換して制
御対象に制御信号として出力する出力回路23とで構成さ
れる。このシーケンスコントローラ19では、マイクロコ
ンピュータ等で構成される制御回路21は、論理回路をユ
ーザが指定した後は、論理演算自体には関与せず、論理
演算は全てハード構成の論理回路にて行うようになって
いる。

第１図は、第２図に示す論理演算部20のうちのラダー
図一回路分の詳細構成を示す図である。

本実施例における論理演算部20には、ラダー図一回路
分として８段の論理機能変更可能な論理演算回路を縦続
接続してある。８段にしたのは、多くのシーケンス制御
において、一回路分が８段以下となるためである。も
し、９段以上必要な場合には、この８段目の出力信号を
別の一回路分の８段構成の論理演算回路群の初段入力信
号とすれば、連続した論理演算が可能となる。

この８段構成の論理演算回路31の夫々の２ビットレジ
スタ32はアドレス付けされており、ユーザ入力に従って
制御回路が該当するレジスタ31にデータを書き込んで、
各論理機能を設定する。また、各スイッチ33の各入力端
子には１番〜ｎ番までの入力信号線が接続されている。
この各スイッチ33夫々に設けられている信号選択レジス
タ34もアドレス付けされており、ユーザ入力に従って制
御回路が該当するレジスタ34にデータを書き込んで、各
論理演算回路31への入力信号を指定する。

８段構成の各論理演算回路31群の夫々の最終段の論理
演算回路の出力a₁〜amは夫々出力選択スイッチ35に入力
され、この出力選択スイッチ35に設けられた出力選択レ
ジスタ36指定の出力が論理演算部20の出力信号となる。
各レジスタ36はアドレス付けされており、ユーザ入力に
従って制御回路が該当するレジスタ36にデータを書き込
む。

ゲートアレイは、通常、ピン数が64ピン程度のものが
標準とされており、ゲート数は10000ゲートを超える。
従って、このゲートアレイを用いて第１図の論理回路を
構成すべく配線した場合、作成できる論理回路数は実用
上の制限は受けない。例えば、第８図に示す様に、入力
信号線数20本、出力信号線数16本のゲートアレイをシー
ケンスコントローラに用いた場合と、第９図に示すよう
に、メモリICを用いた場合と、第９図に示すように、メ
モリICを用いて同一信号線数とした場合では、スペース
的にはゲートアレイの方が1/16で済み、価格的にも1/10
で済むことになる。更に、上述した実施例のよれば、各
レジスタの内容を書き替えることで、所望の論理機能を
設定できるので、運転中であっても回路変更が可能とな
る。

［発明の効果］本発明によれば、ゲートアレイを用い、更に、論理回
路機能をユーザ指定で書替え可能としたので、演算処理
時間が高速で、しかも、多数の入，出力線数を扱えるこ
とのできる低価格の小型シーケンスコントローラを得る
ことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るゲートアレイの要部構
成図、第２図はシーケンスコントローラの構成図、第３
図は論理機能変更可能な論理演算回路の一例の構成図、
第４図（ａ），（ｂ），（ｃ），（ｄ）は第３図に示す
論理演算回路で論理機能を指定した場合の説明図、第５
図（ａ），（ｂ）はラダー回路一回路分の構成図とそれ
に対応する論理回路図、第６図はゲートアレイにシーケ
ンス回路を組み込んだときの説明図、第７図は論理回路
の出力信号をデータスルー状態にする場合の構成図、第
８図，第９図はゲートアレイを用いた場合とメモリICを
用いた従来例との比較説明図、第10図はメモリICの説明
図である。 1,32…２ビットレジスタ、２…アンドゲート、3,4,5…
イクスクルーシブオアゲート、19…シーケンスコントロ
ーラ、20…論理演算部、33…入力信号選択スイッチ、34
…信号選択レジスタ。

Claims

(57)【特許請求の範囲】

【請求項１】外部からの多数の被演算入力信号に対して
論理演算を実行し論理演算結果を制御信号として出力す
るシーケンスコントローラであって、ａ）外部からの２つの被演算入力それぞれを１入力と
し、他１入力は外部から共通に指定される第１の論理機
能指定ビットとされた２つのイクスクルーシブオアゲー
トと、該イクスクルーシブオアゲート各々からの出力を
論理積するアンドゲートと、該アンドゲートからの出力
と外部から指定される第２の論理機能指定ビットとを入
力するイクスクルーシブオアゲートとから構成された
上、全体としての論理機能がアンド機能、ナンド機能、
オア機能、ノア機能の何れかに任意に設定可とされた２
入力演算回路を基本演算回路として、前段２入力演算回
路の出力を１入力としつつ、複数直列接続された上、最
終段２入力演算回路から制御信号が出力される２入力演
算回路群。ｂ）２入力演算回路群を構成している２入力演算回路そ
れぞれに対し、第1,第２の論理機能指定ビットを更新可
として指定する第１のレジスタ群。ｃ）２入力演算回路群を構成している複数の２入力演算
回路のうち、最前段２入力演算回路には２つの被演算入
力信号を、該最前段２入力演算回路以外の２入力演算回
路各々には他１入力として、何れか１つの被演算信号、
または前段２入力演算回路の出力をそれぞれ選択出力す
る入力信号選択スイッチ群。ｄ）入力信号選択スイッチ群を構成している入力信号選
択スイッチそれぞれに対し、選択出力制御信号を更新可
として指定する第２のレジスタ群。の構成要素がゲートアレイ内にシーケンス回路の一回路
単位毎に作成されてなる論理演算部を備えることを特徴
とするシーケンスコントローラ。