JP2548301B2 - プログラマブル論理回路装置 - Google Patents

プログラマブル論理回路装置

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JP2548301B2 JP63126014A JP12601488A JP2548301B2 JP 2548301 B2 JP2548301 B2 JP 2548301B2 JP 63126014 A JP63126014 A JP 63126014A JP 12601488 A JP12601488 A JP 12601488A JP 2548301 B2 JP2548301 B2 JP 2548301B2
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Description

【発明の詳細な説明】 〔概 要〕 プログラマブル論理回路装置、特に、不揮発性メモリ
素子に記憶されている内容に基づいて信号の入出力、内
部フィードバック等の論理接続を制御する回路ブロック
（マクロ・セル）を内蔵したPLDに関し、 マクロ・セルの多機能化を図り、論理回路設計の自由
度を制限することなく種々の論理構成を実現可能にする
ことを目的とし、 アンド論理を実現するアンドアレイ及び該アンドアレ
イの出力を受けてオア論理を実現するオアアレイを有す
るセルアレイと、プログラム可能な不揮発性メモリ素子
を有する回路と、入出力端子と、該入出力端子と前記オ
アアレイの間に接続され、前記不揮発性メモリ素子に記
憶されている内容に応じて前記入出力端子に対する信号
の入出力および前記アンドアレイへの信号のフィードバ
ックを制御する制御回路ブロックとを具備し、該制御回
路ブロックは、前記オアアレイから２系統の出力信号を
入力し、いずれか一方の出力信号を第１のクロック信号
に応答してラッチするプログラム可能な第１のレジスタ
と、前記不揮発性メモリ素子の記憶状態に応じて前記第
１のレジスタの出力信号及びその反転信号のいずれかを
選択して出力するプログラム可能な第１のスイッチ回路
と、出力イネーブル信号に応答して前記第１のスイッチ
回路の出力端と前記入出力端子の間を接続するか又は遮
断するかを制御する入出力切換え回路と、前記入出力端
子からの入力信号及び前記オアアレイからの２系統の出
力信号のいずれか一つの信号を第２のクロック信号に応
答してラッチするプログラム可能な第２のレジスタと、
前記不揮発性メモリ素子の記憶状態に応じて前記オアア
レイからの２系統の出力信号、前記第１のレジスタの出
力信号、前記第２のレジスタの出力信号及び前記入出力
端子からの入力信号のいずれか一つの信号を選択して前
記アンドアレイへフィードバックするプログラム可能な
第２のスイッチ回路とを有するように構成する。
〔産業上の利用分野〕
本発明は、プログラマブル論理回路装置に関し、特
に、不揮発性メモリ素子に記憶されている内容に基づい
て信号の入出力、内部フィードバック等の論理接続を制
御する回路ブロック（以下、マクロ・セルと称する）を
内蔵したプログラム可能な論理デバイス（PLD）に関す
る。
例えばプログラマブル・ロジック・アレイ（PLA）、
プログラマブル・アレイ・ロジック（PAL）〔登録商標
名〕等のPLDにおいては、電気的にプログラム可能なROM
（EPROM）等のプログラム可能な不揮発性メモリ素子お
よびその記憶状態に応じて開閉成または信号選択を行う
プログラム可能なスイッチを用いて信号を入出力や内部
フィードバック等の論理接続を制御するマクロ・セルを
構成し、これにより種々の論理構成を実現している。
〔従来の技術、および発明が解決しようとする課題〕
PLDは、１個のICチップでどのような論理回路でも実
現できることを理想としているが、近年、その多種多様
な構成もしくは構造の違いにより製品がファミリー化
し、何十品種にも及んでいる。そこでこのような点に鑑
み、マクロ・セルを１個のチップ（PLD）に内蔵させ、
該１個のチップによって複数品種のチップに置き換えら
れるようにすることが提案されている。
しかしながら従来形のマクロ・セルは、その構成が極
めて単純であって、多種多様の制御機能を実現すること
ができず、わずか数品種の置き換えを可能にする程度で
あた。そのため、従来形のマクロ・セルは長所よりも短
所の方が目につく。その一例は第５図に示される。
第５図は従来形の一例としてのマクロ・セルの構成を
概略的に示したもので、同図の例示はアルテラ社製のEP
300に内蔵されているマクロ・セルの場合を示す。
同図において、一点鎖線で示される部分51はマクロ・
セル、52はアンドアレイと積項線とオアアレイとを模式
的に示したもの、53はチップの入出力端子（以下、I/O
ピンと称する）、54はロー・アクティブの出力イネーブ
ル信号▲▼に応答するトライステートバッファ、55
はアンドアレイの一部を成すアンドゲート、56はアンド
アレイ側に信号をフィードバックする際にそのバッファ
リングを行うバッファ、をそれぞれ示す。マクロ・セル
51は主たる要素として、オアアレイの出力をラッチする
Ｄ型フリップフロップ57と、該フリップフロップの出力
またはオアアレイの出力のいずれかを選択して外部に出
力する出力選択回路58と、オアアレイの出力、フリップ
フロップの出力または外部からの入力のいずれかを選択
してアンドアレイ側にフィードバックするフィードバッ
ク選択回路59とから構成されている。
この構成によれば、I/Oピン53を双方向に利用した場
合、論理設計の如何によってはマクロ・セルからの出力
信号および外部からの入力信号の双方がアンドアレイ側
にフィードバックされてしまうという不都合が生じる。
そのため、例えば入力信号だけを論理に使いたい場合に
は、アンドゲート55を使用し、出力イネーブル信号▲
▼によりバッファ54を介して出力信号のフィードバッ
クを無視するように論理回路設計を行う必要がある。つ
まり、その分だけ設計の自由度が制限され、設計自体も
複雑になるという問題が生じる。
それ故、１個のICチップ（PLD）で可能な限りの多種
多様な論理回路を実現可能とするためには、従来形に見
られるマクロ・セルの短所をすべてカバーできるような
多くの機能を備えた新規のマクロ・セルをPLDに設ける
必要がある。
本発明は、上述した従来技術における課題に鑑み創作
されたもので、マクロ・セルの多機能化を図り、論理回
路設計の自由度を制限することなく種々の論理構成を実
現可能にするプログラマブル論理回路装置を提供するこ
とを目的としている。
〔課題を解決するための手段〕
上述した従来技術における課題は、アンド論理を実現
するアンドアレイ及び該アンドアレイの出力を受けてオ
ア論理を実現するオアアレイを有するセルアレイと、プ
ログラム可能な不揮発性メモリ素子を有する回路と、入
出力端子と、該入出力端子と前記オアアレイの間に接続
され、前記不揮発性メモリ素子に記憶されている内容に
応じて前記入出力端子に対する信号の入出力および前記
アンドアレイへの信号のフィードバックを制御する制御
回路ブロックとを具備し、該制御回路ブロックは、前記
オアアレイから２系統の出力信号を入力し、いずれか一
方の出力信号を第１のクロック信号に応答してラッチす
るプログラム可能な第１のレジスタと、前記不揮発性メ
モリ素子の記憶状態に応じて前記第１のレジスタの出力
信号及びその反転信号のいずれかを選択して出力するプ
ログラム可能な第１のスイッチ回路と、出力イネーブル
信号に応答して前記第１のスイッチ回路の出力端と前記
入出力端子の間を接続するか又は遮断するかを制御する
入出力切換え回路と、前記入出力端子からの入力信号及
び前記オアアレイからの２系統の出力信号のいずれか一
つの信号を第２のクロック信号に応答してラッチするプ
ログラム可能な第２のレジスタと、前記不揮発性メモリ
素子の記憶状態に応じて前記オアアレイからの２系統の
出力信号、前記第１のレジスタの出力信号、前記第２の
レジスタの出力信号及び前記入出力端子からの入力信号
のいずれか一つの信号を選択して前記アンドアレイへフ
ィードバックするプログラム可能な第２のスイッチ回路
とを有することを特徴とするプログラマブル論理回路装
置を提供することにより、解決される。
〔作 用〕
上述した構成によれば、オアアレイからの２系統の出
力信号を第１のクロック信号に応答して選択的にラッチ
する第１のレジスタとは別に、外部（入出力端子）から
の入力信号とオアアレイからの２系統の出力信号を第２
のクロック信号に応答して選択的にラッチする第２のレ
ジスタが設けられており、この第２のレジスタで外部か
らの入力信号がラッチされた場合、この外部からの入力
信号はアンドアレイへフィードバックされ得る。この
際、入出力切換え回路によって信号の入力または出力の
いずれかのモードが選択されるように制御がなされる。
つまり、信号の入力および出力、さらには出力信号のフ
ィードバックがそれぞれ独立に制御される。
従って、本発明における制御回路ブロックによれば、
オアアレイからの２系統の出力信号を、一方は外部へ出
力し、他方はアンドアレイへフィードバックすることが
できる。
また、オアアレイからの２系統の出力信号のうち一方
の出力信号（OR1とする）を第１のクロック信号のタイ
ミングで外部へ出力する一方で、この同じ信号OR1を第
２のクロック信号のタイミングでアンドアレイへフィー
ドバックすることもできる。
しかも、第１および第２のレジスタは共にプログラム
可能であり、用途に応じてそのレジスタの構成が選択さ
れ得るので、各レジスタの使用形態は従来形に比して格
段に拡張される。つまり、制御回路ブロックとしての多
機能化を図ることができる。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
〔実施例〕
第１図には本発明の一実施例としてのPLDの構成がブ
ロック的に示される。
まず第１図において、101〜10nはチップの入出力端子
（I/Oピン）を示し、該I/Oピンから入力された信号は入
出力バッファ11を介してマクロ・セル12に供給される。
マクロ・セル12は、この外部入力信号または内部で生成
されるフィードバック信号（後述）をフィードバック用
入力バッファ13を介してアンドアレイ14に供給する。ア
ンドアレイ14には入力バッファ15を介して２種類のクロ
ック信号CLK1およびCLK2が供給されており、アンドアレ
イ14の出力信号は積項線よりセンスアンプおよびドライ
バ16に供給され、ここで増幅されてオアアレイ17に供給
される。
オアアレイ17の出力信号は、センスアンプ18において
増幅された後マクロ・セル12に供給され、ここでフィー
ドバック信号と出力信号とに分離される。フィードバッ
ク信号は前述したようにフィードバック用入力バッファ
13を介してアンドアレイ14に供給され、一方、出力信号
は入出力バッファ11を介してI/Oピン101〜10nより外部
に出力される。また、マクロ・セル12には入力バッファ
15からのクロック信号CLK1,CLK2が供給されると共に、
センスアンプ18からのセット信号SETおよびクリア信号C
LRが供給されている。
19はパワーオン・ロード回路であって、複数の不揮発
性メモリ素子（例えばEPROM）がマトリクス状に配置さ
れた不揮発性メモリ素子マトリクス（図示せず）を有し
ており、電源投入時に、このマトリクスに記憶されてい
る内容を読出してマクロ・セル12内のレジスタ（図示せ
ず）にロード（格納）する機能を有している。
マクロ・セル12は、このレジスタに格納された内容に
応じて複数のスイッチの開閉成または信号選択の制御を
行い、それによって信号の入出力、内部フィードバック
等の論理接続を制御して種々の論理構成を実現する機能
を有している。
次に、第１図におけるマクロ・セルの一構成例につい
て第２図を参照しながら説明する。
第２図において、10は入出力（I/O）ピン、20Aおよび
20Bはプログラム可能なフリップフロップ（FF）セルを
示し、該FFセルは、後述するようにJK型、Ｄ型またはＴ
型のいずれのFFにも対応可能に構成されている。30は出
力イネーブル信号▲▼を制御するためのＤ型FFであ
って、入力サイクルと出力サイクルの切換えを行うため
のものである。
21〜29、31、32および33はそれぞれユーザ側でプログ
ラム可能なスイッチ（SW）を示す。このうち、２入力型
スイッチ21〜29はそれぞれ、１ビットの制御信号C1〜C9
の論理レベルに応じて、入力端ａおよびｂに入力された
２つの信号のいずれか一方を選択して出力端ｃに出力す
る。また、３入力型スイッチ31は、２ビットの制御信号
C11およびC12の各論理レベルに応じて、入力端ａ〜ｃに
入力された３つの信号のいずれか一つの選択して出力端
ｄに出力する。３入力型スイッチ32は、２ビットの制御
信号C21およびC22の各論理レベルに応じて、入力端ａ〜
ｄに入力された４つの信号のいずれか一つを選択して出
力端ｅに出力する。さらに、７入力型スイッチ33は、３
ビットの制御信号C31〜C33の各論理レベルに応じて、入
力端ａ〜ｇに入力された７つの信号のいずれか一つを選
択して出力端ｈに出力する。
さらに34は排他的オアゲート、35はインバータ、36は
トライステートバッファ、37はノアゲート、38は反転入
力型バッファ、39はバッファを示す。
本実施例ではマクロ・セル12に入力される信号とし
て、オアアレイ17から供給される２系統の出力信号OR1
およびOR2、入力バッファ15から供給される２系統のク
ロック信号CLK1およびCLK2、オアアレイ17から供給され
るロー・アクティブの出力イネーブル信号▲▼、セ
ンスアンプ18から供給されるセット信号SET、同じくセ
ンスアンプ18から供給されるクリア信号CLR、および、
入出力バッファ11を介して供給されるロー・アクティブ
の入力イネーブル信号▲▼が用いられる。
オアアレイ17の出力信号OR1は、排他的オアゲート34
の一方の入力端、スイッチ27の入力端ａ、スイッチ32の
入力端ａ、FFセル20Bの入力端Ｂ、およびスイッチ33の
入力端ａに供給される。一方、出力信号OR2は、排他的
オアゲート34の他方の入力端、FFセル20Aの入力端Ｂ、
スイッチ31の入力端ａ、およびスイッチ33の入力端ｂに
供給される。排他的オアゲート34の出力信号XORは、ス
イッチ27の入力端ｂ、スイッチ31の入力端ｂ、スイッチ
32の入力端ｂ、およびスイッチ33の入力端ｅに供給され
る。
また、スイッチ21（22）の入力端ａ、ｂにはそれぞれ
クロック信号CLK1、CLK2が供給される。スイッチ21の出
力端ｃからはクロック信号CLKAが出力されてＤ型FF30の
入力端CKおよびFFセル20Aに供給され、一方、スイッチ2
2の出力端ｃからはクロック信号CLKBが出力されてFFセ
ル20Bに供給される。
オアアレイ17から出力される出力イネーブル信号OEb
は、Ｄ型FF30の入力端Ｄおよびスイッチ29の入力端ｂに
供給される。このＤ型FF30の出力端Ｑはスイッチ29の入
力端ａに接続され、該スイッチの出力端ｃはトライステ
ートバッファ36の制御端に接続されている。スイッチ23
および24の入力端ａにはそれぞれセット信号SETが供給
され、それぞれの入力端ｂは接地されている。スイッチ
23の出力端ｃからはセット信号SETAが出力されてFFセル
20Aに供給され、一方、スイッチ24の出力端ｃからはセ
ット信号SETBが出力されてFFセル20Bに供給される。ま
た、スイッチ25および26の入力端ａにはそれぞれクリア
信号CLRが供給され、それぞれの入力端ｂは接地されて
いる。スイッチ25の出力端ｃからはクリア信号CLRAが出
力されてFFセル20Aに供給され、一方、スイッチ26の出
力端ｃからはクリア信号CLRBが出力されてFFセル20Bに
供給される。
スイッチ27の出力端ｃはFFセル20Aの入力端Ａに接続
され、その出力端Ｑ（出力信号Q1）は、スイッチ32の入
力端ｃおよびスイッチ33の入力端ｃに接続されている。
スイッチ32の出力端ｅは、スイッチ28の入力端ａに接続
されると共に、インバータ35を介してスイッチ28の入力
端ｂに接続されている。スイッチ28の出力端ｃはトライ
ステートバッファ36を介してI/Oピン10に接続されてい
る。一方、スイッチ31の出力端ｄはFFセル20Bの入力端
Ａに接続され、その出力端Ｑ（出力信号Q2）はスイッチ
33の入力端ｄに接続されている。
ノアゲート37の一方の入力端はI/Oピン10に接続さ
れ、他方の入力端にはロー・アクティブの入力イネーブ
ル信号▲▼が供給される。このノアゲートの出力信
号は、バッファ38を介し、スイッチ33の入力端Ｆに供給
されると共に、スイッチ31の入力端ｃに供給される。な
お、スイッチ33の入力端ｇは接地され、その出力端ｈ
は、バッファ39を介してアンドアレイ側に接続されてい
る。
次に、第２図におけるFFセルの構成例および接続例に
ついて第３図（ａ）〜（ｄ）を参照しながら説明する。
本実施例に用いられるFFセル（第３図（ａ）参照）
は、FF20aと、２入力型スイッチ20b,20cと、インバータ
20dとから構成される。スイッチ20b,20cの構成および作
用については第２図に示されるスイッチ21〜29と同様で
あるので、その説明は省略する。仮に、制御信号C1′お
よびC2′の各論理レベルが“L"レベルの時にそれぞれの
スイッチが入力ａを選択し、“H"レベルの時に入力ｂを
選択するものとすると、各制御信号C1′およびC2′の論
理レベルに応じて種々のFFが構成される。
例えば、制御信号C1′が“H"レベルで制御信号C2′が
“L"レベルの時は、スイッチ20bにおいては入力ｂが選
択され、スイッチ20cにおいては入力ａが選択される。
従って、制御形態は第３図（ｂ）に示されるようにJK型
FFとなる。同様に、制御信号C1′が“L"レベルで制御信
号C2′が“H"レベルの時は、接続形態は第３図（ｃ）に
示されるようにＤ型FFとなる。また、制御信号C1′およ
びC2′が共に“L"レベルの時は、接続形態は第３図
（ｄ）に示されるようにＴ型FFとなる。
次に、第２図における２入力型スイッチの一構成例に
ついて第４図を参照しながら説明する。
第４図において、40はインバータ、41,42,45および46
はｐチャネル型トランジスタ、43,44,47および48はｎチ
ャネル型トランジスタ、49はインバータ、ａおよびｂは
入力端（信号）、ｃは出力端（信号）、Ciは１ビットの
制御信号、をそれぞれ示す。トランジスタ41〜44、およ
び45〜48はそれぞれ、高位の電源ラインVccと低位の電
源ラインVssの間で直列に接続されている。トランジス
タ42,43のドレイン、およびトランジスタ46,47のドレイ
ンは共通にインバータ40を介して出力端ｃに接続されて
おり、トランジスタ42および43のゲートは共通に入力端
ａに接続され、一方、トランジスタ46および47のゲート
は共通に入力端ｂに接続されている。また、制御信号Ci
は、トランジスタ41および48のゲートに供給されると共
に、インバータ49を介してトランジスタ44および45のゲ
ートに供給されるようになっている。
第４図の構成において制御信号Ciを“L"レベルまたは
“H"レベルに設定することにより、入力ａまたはｂのい
ずれか一方のみが選択され、出力ｃとなる。
（１）制御信号Ciが“L"レベルの時 この時、トランジスタ41はオン状態、トランジスタ48
はオフ状態となり、一方、インバータ49の出力信号は
“H"レベルであるので、トランジスタ44はオン状態、ト
ランジスタ45はオフ状態となる。つまりこの場合には、
トランジスタ46および47の出力側はフローティング状態
となるので、入力信号ｂは無効となり、入力信号ａが有
効となる。
従って、入力信号ａが“L"レベルの時はトランジスタ
42がオンし、それによってインバータ40の入力端は“H"
レベルとなり、出力端ｃはほぼVssのレベル、つまり
“L"レベルとなる。逆に、入力信号ａが“H"レベルの時
はトランジスタ43がオンし、それによって出力端ｃはほ
ぼVccのレベル、つまり“H"レベルとなる。
（２）制御信号Ciが“H"レベルの時 この時、各トランジスタのオン・オフ状態は、制御信
号Ciが“L"レベルの時と逆になる。つまり、入力信号ａ
は無効となり、入力信号ｂが有効となる。従って、入力
信号ｂが“L"レベルの時はトランジスタ46がオンし、そ
れによって出力端ｃはほぼVssのレベル（“L"レベル）
となり、入力信号ｂが“H"レベルの時はトランジスタ47
がオンし、それによって出力端ｃはほぼVccのレベル
（“H"レベル）となる。
上述した実施例によれば、出力信号用のFFセル20Aと
は別に、入力およびフィードバック用のFFセル20Bが設
けられており、且つ、Ｄ型FF30、スイッチ２およびトラ
イステートバッファ36により信号の入力または出力のい
ずれかのモードが選択されているので、信号の入力およ
び出力、さらには出力信号のフィードバックがそれぞれ
独立に制御される。さらに、FFセル20A,20Bは共に用途
に応じてJK型、Ｄ型あるいはＴ型のFFに変更自在である
ので、従来形に比して、マクロ・セル全体としての機能
を格段に拡張することが可能となる。
また、排他的オアゲート34の出力を利用することがで
きるので、積項線の数を増すことなく論理回路設計の自
由度を増大することができる。
さらに、クロック信号は２系統（CLK1,CLK2）準備さ
れているので、入力信号のラッチと出力信号のラッチを
同時に行う時、異なる位相で出力する時などに有効とな
る。
また、FFセル20A,20Bのそれぞれに対し、セット信号S
ETA,SETB、クリア信号CLRA,CLRBを供給するか否かは、
スイッチ23〜26を適宜選択することにより自由に設定で
きる。
〔発明の効果〕
以上説明したように本発明のプログラマブル論理回路
装置によれば、比較的簡易構成でありながらマクロ・セ
ルの多機能化を図ることができ、それによって論理回路
設計の自由度を制限することなく種々の論理構成を実現
することができる。
【図面の簡単な説明】
第１図は本発明の一実施例としてのPLDの全体的な構成
を示すブロック図、 第２図は第１図におけるマクロ・セルの一構成例を示す
回路図、 第３図（ａ）〜（ｄ）は第２図におけるFFセルの回路構
成例と各種接続例を示す図、 第４図は第２図における２入力型スイッチの一構成例を
示す回路図、 第５図は従来形の一例としてのマクロ・セルの構成を概
略的に示した回路図、 である。 （符号の説明） 10,101〜10n……入出力端子（I/O・ピン）、 12……制御回路ブロック（マクロ・セル）、 20A,20B……レジスタ（FFセル）、 20b,20c,21〜29,31〜33……スイッチ（SW）、 30……Ｄ型フリップフロップ（FF）、 34……排他的オアゲート、 36……トライステートバッファ、 OR1,OR2……セルアレイの出力信号、 Q1,Q2……FFセルの出力信号、 XOR……排他的オアゲートの出力信号、 CLK1,CLK2,CLKA,CLKB……クロック信号、 SET,SETA,SETB……セット信号、 CLR,CLRA,CLRB……クリア信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新林 幸司 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴイエルエスアイ株式会社内 (72)発明者 中岡 康広 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴイエルエスアイ株式会社内 (56)参考文献 特開 昭62−64124（ＪＰ，Ａ) 特開 昭62−114327（ＪＰ，Ａ) 特開 昭63−23419（ＪＰ，Ａ) 特開 昭63−13518（ＪＰ，Ａ) 特開 昭57−132426（ＪＰ，Ａ) 特開 昭62−144416（ＪＰ，Ａ) 特開 昭63−30934（ＪＰ，Ａ) 米国特許4422072（ＵＳ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】アンド論理を実現するアンドアレイ（14）
    及び該アンドアレイの出力を受けてオア論理を実現する
    オアアレイ（17）を有するセルアレイと、プログラム可
    能な不揮発性メモリ素子を有する回路（19）と、入出力
    端子と、該入出力端子と前記オアアレイの間に接続さ
    れ、前記不揮発性メモリ素子に記憶されている内容に応
    じて前記入出力端子に対する信号の入出力および前記ア
    ンドアレイへの信号のフィードバックを制御する制御回
    路ブロック（12）とを具備し、 該制御回路ブロックは、 前記オアアレイから２系統の出力信号（OR1,OR2）を入
    力し、いずれか一方の出力信号を第１のクロック信号
    （CLKA）に応答してラッチするプログラム可能な第１の
    レジスタ（20A）と、 前記不揮発性メモリ素子の記憶状態に応じて前記第１の
    レジスタの出力信号及びその反転信号のいずれかを選択
    して出力するプログラム可能な第１のスイッチ回路（3
    2,28）と、 出力イネーブル信号（OE）に応答して前記第１のスイッ
    チ回路の出力端と前記入出力端子の間を接続するか又は
    遮断するかを制御する入出力切換え回路（30,29,36）
    と、 前記入出力端子からの入力信号及び前記オアアレイから
    の２系統の出力信号のいずれか一つの信号を第２のクロ
    ック信号（CLKB）に応答してラッチするプログラム可能
    な第２のレジスタ（20B）と、 前記不揮発性メモリ素子の記憶状態に応じて前記オアア
    レイからの２系統の出力信号（OR1,OR2）、前記第１の
    レジスタの出力信号（Q1）、前記第２のレジスタの出力
    信号（Q2）及び前記入出力端子からの入力信号のいずれ
    か一つの信号を選択して前記アンドアレイへフィードバ
    ックするプログラム可能な第２のスイッチ回路（33）と
    を有することを特徴とするプログラマブル論理回路装
    置。
  2. 【請求項２】前記オアアレイからの２系統の出力信号
    （OR1,OR2）に応答して排他的論理和を演算する回路（3
    4）をさらに具備し、該排他的論理和の信号（XOR）が前
    記第１のレジスタ、第１のスイッチ回路、第２のレジス
    タおよび第２のスイッチ回路に入力されるよう構成され
    ている、請求項１記載のプログラマブル論理回路装置。
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