JPS5857825A - Ｐｌａ回路 - Google Patents
Ｐｌａ回路Info
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- JPS5857825A JPS5857825A JP56156680A JP15668081A JPS5857825A JP S5857825 A JPS5857825 A JP S5857825A JP 56156680 A JP56156680 A JP 56156680A JP 15668081 A JP15668081 A JP 15668081A JP S5857825 A JPS5857825 A JP S5857825A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰＬＡ回路に関する。
一般に、ＰＬム （Ｐｒｏｇｒａｍｍａｂｌｅ ｌｏ
ｇｉｃａｒｒａｙ ）８ｍ路はムＮＤアレイとＯＲアレ
イとが積項線で縦続接続されて構成される。
ｇｉｃａｒｒａｙ ）８ｍ路はムＮＤアレイとＯＲアレ
イとが積項線で縦続接続されて構成される。
この人ＮＤアレイは積項線およびこの積項線と交叉する
入力線およびこの積項線と入力線との交点く選択的に設
けられたダイオードとで構成される。また、ＯＲアレイ
は積項纏訃よびこの積項線と交叉する出力線およびこの
積項線と出力線との交点に選択的に設けられたトランジ
スタとで構成される。
入力線およびこの積項線と入力線との交点く選択的に設
けられたダイオードとで構成される。また、ＯＲアレイ
は積項纏訃よびこの積項線と交叉する出力線およびこの
積項線と出力線との交点に選択的に設けられたトランジ
スタとで構成される。
この選択的に設けられるダイオードやトランジスタは最
初はすべての交点に設けられプログラム時点で不要なダ
イオードやトランジスタが破壊されて選択的に設けられ
ることとなる。
初はすべての交点に設けられプログラム時点で不要なダ
イオードやトランジスタが破壊されて選択的に設けられ
ることとなる。
ζ０ＰＬＡＩｌ路を使用すると１には入力信号がｔ・・
入力ＩＩｋ供給されることによ１ＡＮＤアレイを論理積
が職られＯＲアレイで論理和が取られて出力線から出力
信号が出力される。
が職られＯＲアレイで論理和が取られて出力線から出力
信号が出力される。
従来ＯＰＬ人回路は、入力端子とそれぞれ接続された複
数の入力線および前記入力線とそれぞれ交叉する複数の
第１の積項線および前記入力線と前記第１の積項線との
交点に選択的に設けられ九ダイオードからなる人ＮＤア
レイと、前記第１０積項線とそれぞれ接続された複数の
第２の積項線および前記第２の積項線とそれぞれ交叉す
るとともＫそれぞれ出力端子に接続された複数の出力線
および前記第２の積項線と前記出力線との交点に選択的
に設けられ九トラ／ジスタからなるＯＲアレイとを含ん
で構成される＠ このように、従来のＰＬ人回路は、１個のチップ内に、
固定的ＫＡＮＤアレイと、′ＯＲアレイが各々１個含ま
れてお〕、外部との接続は入力！ＩＫ接続され九入力端
子と出力１１に接続された出力端子とで行なっている。
数の入力線および前記入力線とそれぞれ交叉する複数の
第１の積項線および前記入力線と前記第１の積項線との
交点に選択的に設けられ九ダイオードからなる人ＮＤア
レイと、前記第１０積項線とそれぞれ接続された複数の
第２の積項線および前記第２の積項線とそれぞれ交叉す
るとともＫそれぞれ出力端子に接続された複数の出力線
および前記第２の積項線と前記出力線との交点に選択的
に設けられ九トラ／ジスタからなるＯＲアレイとを含ん
で構成される＠ このように、従来のＰＬ人回路は、１個のチップ内に、
固定的ＫＡＮＤアレイと、′ＯＲアレイが各々１個含ま
れてお〕、外部との接続は入力！ＩＫ接続され九入力端
子と出力１１に接続された出力端子とで行なっている。
したがって、このようなＰＬム回路に対し論理変更や規
模の拡張を行なうｋは、ｒＬ人回路を並列接続しなけれ
ばならない。
模の拡張を行なうｋは、ｒＬ人回路を並列接続しなけれ
ばならない。
すなわち、複数のＰＬＡ回路の入力端子を相互に接続し
出力端子を相互に接続するととくよシ論理変更中規模の
拡張釦対処することとなる。
出力端子を相互に接続するととくよシ論理変更中規模の
拡張釦対処することとなる。
ことで、論理変更や規模の拡張は１回路の一部に論１ｍ
ｆスや故障が発生した場合にも必！！になる。
ｆスや故障が発生した場合にも必！！になる。
このように、ＰＬＡｌ路を並列接続することによ）、積
項線の数を増大せしめることができるので、論理変更の
場合には論理ンスや故障のために不１Ｎになった選択的
に設けられたダイオードやトランジスタを破壊して切断
し増設された積項線に接続されたダイオード中トランジ
スタを使用すればよい。
項線の数を増大せしめることができるので、論理変更の
場合には論理ンスや故障のために不１Ｎになった選択的
に設けられたダイオードやトランジスタを破壊して切断
し増設された積項線に接続されたダイオード中トランジ
スタを使用すればよい。
しかしながら、従来ＯＰＬ人回路は外部接続が入力端子
と出力端子を介して行なわれるので、入力線や出力線の
本数を増大させることはできず。
と出力端子を介して行なわれるので、入力線や出力線の
本数を増大させることはできず。
し九がって入力線や出力ＩＩＯ数の増大を伴なう論理変
更や規模の拡張はできないという欠点があった。
更や規模の拡張はできないという欠点があった。
すなわち、従来のＰＬ人回路は論理変更や規模の拡張に
限界があるという欠点があった。
限界があるという欠点があった。
本発明の目的は論理変更や規模の拡張に限界なく容易に
行なうことができるＰＬム回路を提供することＫＴｏる
。
行なうことができるＰＬム回路を提供することＫＴｏる
。
すなわち１本発明の目的は、ＡＮＤアレイ、ＯＲアレイ
を独立なものとし、ムＮＤアレイには、入力線の入力懺
子と出力端子、積項線の入力端子と出力端子を、ＯＲア
レイには出力線の入力端子と出力端子、積項線の入力端
子と出力端子を設け。
を独立なものとし、ムＮＤアレイには、入力線の入力懺
子と出力端子、積項線の入力端子と出力端子を、ＯＲア
レイには出力線の入力端子と出力端子、積項線の入力端
子と出力端子を設け。
これらを任意の個数マトリクス状に配置配線することＫ
より、上記欠点を解決し、最適の容量で。
より、上記欠点を解決し、最適の容量で。
拡張可能にして修正容易なＰＬＡ回路を提供することＶ
ＣＴｏる。
ＣＴｏる。
本発明のＰＬＡ回路は、入力端子とそれぞれ接続された
複数の入力線および前記入力線とそれぞれ交叉するとと
もに第１０積項端子と接続する複数の第「橋項線および
前記入力線と前記第１の積１項線との交点に選択的に設
けられたダイオードからなるムＮＤアレイと、第２の積
項端子とそれぞれ接続され九複数の第２の積項線および
前記第２の積項線とそれぞれ交叉するとともにそれぞれ
出力端子に接続された複数の出力線および前記第２−の
積項線と前記出力線との交点に選択的に設けられたトラ
ンジスタからなるＯＲプレイと、前記第１０積項端子訃
よび前記第２の積項端子を相互に接続する積項配線とを
含んで構成される。
複数の入力線および前記入力線とそれぞれ交叉するとと
もに第１０積項端子と接続する複数の第「橋項線および
前記入力線と前記第１の積１項線との交点に選択的に設
けられたダイオードからなるムＮＤアレイと、第２の積
項端子とそれぞれ接続され九複数の第２の積項線および
前記第２の積項線とそれぞれ交叉するとともにそれぞれ
出力端子に接続された複数の出力線および前記第２−の
積項線と前記出力線との交点に選択的に設けられたトラ
ンジスタからなるＯＲプレイと、前記第１０積項端子訃
よび前記第２の積項端子を相互に接続する積項配線とを
含んで構成される。
すなわち１本発明のＰＬＡ回路は、入力線の入力端子と
、出力端子、積項線の入力端子と、出方端子をもった独
立したＡＮＤプレイと、出力線の入力端子と出力端子、
積項線の入力端子と出方端子をもった独立したＯＲアレ
イと、この人ＮＤアレイとＯＲアレイをマトリックス状
に任意の個数。
、出力端子、積項線の入力端子と、出方端子をもった独
立したＡＮＤプレイと、出力線の入力端子と出力端子、
積項線の入力端子と出方端子をもった独立したＯＲアレ
イと、この人ＮＤアレイとＯＲアレイをマトリックス状
に任意の個数。
配置配線して構成される。
すなわち１本発明ＯＰＬ人回路は、入力線の入力端子と
出力端子、積項線の入力端子と出力端子を持つたムＮＤ
プレイと、積項線の入力端子と出力端子、出力線の入力
端子と出力端子を持ったＯＲアレイを独立したものとし
て用意し、これらをマトリックス状に任意の個数、配置
、配線するととくよって、ＰＬＡ回路を実現し、ＡＮＤ
アレイ。
出力端子、積項線の入力端子と出力端子を持つたムＮＤ
プレイと、積項線の入力端子と出力端子、出力線の入力
端子と出力端子を持ったＯＲアレイを独立したものとし
て用意し、これらをマトリックス状に任意の個数、配置
、配線するととくよって、ＰＬＡ回路を実現し、ＡＮＤ
アレイ。
ＯＲアレイを実装したものに端子の余裕がなければ、Ａ
ＮＤアレイでは入力線の出力端子と積項線の入力端子、
ＯＲアレイでは、積項線の出力端子と、出力線の入力端
子を設けなくてもよいように構成される。
ＮＤアレイでは入力線の出力端子と積項線の入力端子、
ＯＲアレイでは、積項線の出力端子と、出力線の入力端
子を設けなくてもよいように構成される。
次に１本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の第１の実施例を示すブロック図であり
、落２図（１） 、 （ｂ）は第１図に示すＡＮＤアレ
イとＯＲアレイの一例を示す回路で、それぞれを１つの
チップで実現した場合の例である。
、落２図（１） 、 （ｂ）は第１図に示すＡＮＤアレ
イとＯＲアレイの一例を示す回路で、それぞれを１つの
チップで実現した場合の例である。
理解容品とするため、ＡＮＤアレイもＯＲアレイもいず
れも２０ビ／のチップとしてモデル化している。
れも２０ビ／のチップとしてモデル化している。
第２図（１）は、ＡＮＤアレイテｙプｌである。
ＡＮＤアレイチッグ１の左側の５ビ／が入力線入力ビン
２．右側が入力線出力ビン３であシ、上側５ピンが積項
線入カビ１５．下側５ビ／が積項線出力ピン６である。
２．右側が入力線出力ビン３であシ、上側５ピンが積項
線入カビ１５．下側５ビ／が積項線出力ピン６である。
このＡＮＤアレイテップｌの内部は入力線入カビ／２お
よび入力線出力ビン３に接続された入力線４と、積項線
入カビ１５および積項線出カビ／６に接続された積項線
７と、入力＠４および積項！Ｉ７の交点に選択的に設け
られたダイオード８とで構成されダイオード８によるＡ
ＮＤアレイが構築されており、不要なダイオードが破壊
して切断することにより論理が書き込まれる。
よび入力線出力ビン３に接続された入力線４と、積項線
入カビ１５および積項線出カビ／６に接続された積項線
７と、入力＠４および積項！Ｉ７の交点に選択的に設け
られたダイオード８とで構成されダイオード８によるＡ
ＮＤアレイが構築されており、不要なダイオードが破壊
して切断することにより論理が書き込まれる。
入力線入力ビン２に入力信号が印加されると入力ＩＩ４
を介して入力線出力ビン３に入力信号がそのｔｔ比出力
れるとともに積項線７とダイオード８で接続されている
入力線４のみの論理積を取った論理信号が積項線７に伝
播する。
を介して入力線出力ビン３に入力信号がそのｔｔ比出力
れるとともに積項線７とダイオード８で接続されている
入力線４のみの論理積を取った論理信号が積項線７に伝
播する。
第２図（ｂ）はＯＲアレイチップ９である。ＯＲアレイ
チップ９の上側５ビンが積項線入カビ／１８゜下側５ビ
／が積項融出カビ／１４．右側５ビ／が出力纏めカビ／
１′１．左側５ビ／が出力線入力ビン１０である。
チップ９の上側５ビンが積項線入カビ／１８゜下側５ビ
／が積項融出カビ／１４．右側５ビ／が出力纏めカビ／
１′１．左側５ビ／が出力線入力ビン１０である。
このＯＲアレイチップ９の内部は、積項線入力ビン１３
および積項融出カビ：／１４に！［Ｉ続された積項線１
５と、出力線入カビ／１０および出力線出力ビン１１に
＊続された出力線１２と、積項線１５および出力線１２
の交点に選択的に設けられたトランジスタ１６とで構成
され、トランジスタ１６によるＯＲアレイが構築されて
おシネ要なトランジスタが破壊されて切断されることに
より論理が書き込まれる。
および積項融出カビ：／１４に！［Ｉ続された積項線１
５と、出力線入カビ／１０および出力線出力ビン１１に
＊続された出力線１２と、積項線１５および出力線１２
の交点に選択的に設けられたトランジスタ１６とで構成
され、トランジスタ１６によるＯＲアレイが構築されて
おシネ要なトランジスタが破壊されて切断されることに
より論理が書き込まれる。
積項線入カビ／１３に論理信号が印加されると。
積項融出カビ／１４に論理信号がそのｔま出力されると
ともに出力線１２とトランジスタ１６で接続されている
積項４１ｉ１５のみの論理和を取った出力信号が出力１
１１２に伝播する。
ともに出力線１２とトランジスタ１６で接続されている
積項４１ｉ１５のみの論理和を取った出力信号が出力１
１１２に伝播する。
第１図は本発明の第１の実施例を示すブロック図で、前
記ＡＮＤアレイテ、プ１をＡＮＤアレイチッグ！７とし
ＯＲアレイチップ９をＯＲアレイチップ１８として使用
したＰＬ人回路である。
記ＡＮＤアレイテ、プ１をＡＮＤアレイチッグ！７とし
ＯＲアレイチップ９をＯＲアレイチップ１８として使用
したＰＬ人回路である。
第１図に示すＰＬＡ回路は、ＡＮＤアレ４テ。
プ１７を、任意の個数入力線入カビ／２と入力線出力ピ
ン３を入力配ＩＩＩ！１９で横方向に接続し積項線入カ
ビ１５と積項線出力ビン６とを積項配置１２０で縦方向
に結線しマトリックス状に配置する。このＡＮＤアレイ
チップマトリックスの下方に積１［線出力ビン６と積項
線入力ビン１３とを積項配線２０で接続して、ＯＲアレ
イチップ１Ｂを、任意の個数、出力線入カビ／１０と出
力線出力ビン１１とを出力配線２１で横方向に＠続し、
積項線入力ビン１３と積項融出カビ／１４とを積項配線
２０で縦方向に結線し、マトリックス状に配置する。
ン３を入力配ＩＩＩ！１９で横方向に接続し積項線入カ
ビ１５と積項線出力ビン６とを積項配置１２０で縦方向
に結線しマトリックス状に配置する。このＡＮＤアレイ
チップマトリックスの下方に積１［線出力ビン６と積項
線入力ビン１３とを積項配線２０で接続して、ＯＲアレ
イチップ１Ｂを、任意の個数、出力線入カビ／１０と出
力線出力ビン１１とを出力配線２１で横方向に＠続し、
積項線入力ビン１３と積項融出カビ／１４とを積項配線
２０で縦方向に結線し、マトリックス状に配置する。
この様にして構成されたＰＬ人回路は、ＡＮＤアレイマ
トリックスの左端の入力線入カビ／２に入力信号を供給
すると、ＯＲアレイマトリックスの右端の出力線出力ビ
ン１１に出力信号が出力される。
トリックスの左端の入力線入カビ／２に入力信号を供給
すると、ＯＲアレイマトリックスの右端の出力線出力ビ
ン１１に出力信号が出力される。
８３図は本発明の第２の実施例を示すブロック図で、第
′４図（−２（−は第３図に示すＡＮＤアレイデツプお
よびＯＲアレイチップの一例を示す回路図である。第４
図（ａ）Ｋ示すＡＮＤアレイチ、プ２２は第２図（１１
に示すＡＮＤアレイチップ１の右側の入力締出カビ／３
および上側の積項線入カビ１５を削除し先例である。第
４図（ｂ）に示すＯＲアレイテｔプ２Ｂは第１図（ｂ）
に示すＯＲアレイチップ９の左側の出力線入カビ／１０
および下側の積項線出力ビン１４を削除し先例である。
′４図（−２（−は第３図に示すＡＮＤアレイデツプお
よびＯＲアレイチップの一例を示す回路図である。第４
図（ａ）Ｋ示すＡＮＤアレイチ、プ２２は第２図（１１
に示すＡＮＤアレイチップ１の右側の入力締出カビ／３
および上側の積項線入カビ１５を削除し先例である。第
４図（ｂ）に示すＯＲアレイテｔプ２Ｂは第１図（ｂ）
に示すＯＲアレイチップ９の左側の出力線入カビ／１０
および下側の積項線出力ビン１４を削除し先例である。
このようなＡＮＤアレイチップ２２およびＯＲアレイチ
ップ２５を使用する第゛３図に示す第２の実施例は、第
１図に示す第１の実施例と等価な回路を実現したもので
あシ、配＠／Ｃよりビン数を減少させてい湊。すなわち
、入力線入力ビン２３の相互間はＡＮＤアレイチップ３
４の下側を通る入力配線３Ｂで接続され、積項線出力ビ
ン２４および積項線入力ピン２９の相互間はＡＮＤアレ
イチップ３４の下側を破線のように通る積項配線３７で
接続され、同様に出力線出力ビン３Ｊも出力配置Ｉｉ！
３８で接続される。
ップ２５を使用する第゛３図に示す第２の実施例は、第
１図に示す第１の実施例と等価な回路を実現したもので
あシ、配＠／Ｃよりビン数を減少させてい湊。すなわち
、入力線入力ビン２３の相互間はＡＮＤアレイチップ３
４の下側を通る入力配線３Ｂで接続され、積項線出力ビ
ン２４および積項線入力ピン２９の相互間はＡＮＤアレ
イチップ３４の下側を破線のように通る積項配線３７で
接続され、同様に出力線出力ビン３Ｊも出力配置Ｉｉ！
３８で接続される。
こうして構成されるＰＬ人回路は、論理が不要な箇所の
チップと配線だけで代用でき、論理変更等での論理拡張
には、このＰＬ人回路にマトリックス状ＫＡＮＤアレイ
や、ＯＲアレイを付加するととＫよシ簡単に対応でき、
論理の修正、チップの故障に対しては紋当チップのみを
交換すればよいという利点をもつ。すなわち、最適な容
量で拡張可能で修正容易なＰＬλ回路が構成できる。
チップと配線だけで代用でき、論理変更等での論理拡張
には、このＰＬ人回路にマトリックス状ＫＡＮＤアレイ
や、ＯＲアレイを付加するととＫよシ簡単に対応でき、
論理の修正、チップの故障に対しては紋当チップのみを
交換すればよいという利点をもつ。すなわち、最適な容
量で拡張可能で修正容易なＰＬλ回路が構成できる。
第５図は、ＬＳＩ上でとのＰＬ人回路を構成するＮ本発
明の第３の実施例を示すブロック図である。
明の第３の実施例を示すブロック図である。
容量に違いをもつ、ＡＮＤプレイと、ＯＲアレイをブロ
ックライブラリとして用意し、実現しようとする論理に
合わせて、最適なブロックを組みあわせてＰＬム回路と
する。この構成方法は、第１図あるいは第３図と共通で
ある。この場合、ＰＬＡ回路の入力線、積項線、出力線
はＬＳＩのビンと接続される。論理の拡張には、第６図
ｒａｌのようにこ０Ｌ８ＩＫ、第２図（ｍｌ 、 （ｂ
）Ｉるいは第４図（哀）。
ックライブラリとして用意し、実現しようとする論理に
合わせて、最適なブロックを組みあわせてＰＬム回路と
する。この構成方法は、第１図あるいは第３図と共通で
ある。この場合、ＰＬＡ回路の入力線、積項線、出力線
はＬＳＩのビンと接続される。論理の拡張には、第６図
ｒａｌのようにこ０Ｌ８ＩＫ、第２図（ｍｌ 、 （ｂ
）Ｉるいは第４図（哀）。
（ｂ）のアレイチップを付加して対応でき、論理の修正
、素子の故障には第６図（ｂ）の様にこの部分のアレイ
ブロックを無効にし、第２図（１１、（ｂ）あるいは第
４図（ａ） 、 （ｂ）のアレイチップを代υに付加す
ることで対応できる。
、素子の故障には第６図（ｂ）の様にこの部分のアレイ
ブロックを無効にし、第２図（１１、（ｂ）あるいは第
４図（ａ） 、 （ｂ）のアレイチップを代υに付加す
ることで対応できる。
本発明のＰＬＡ回路は、ＡＮＤアレイ、ＯＲアレイを独
立なものとし、これらの積項端子を相互に接続して任意
の個数をマトリックス状に配置配線するととにより、最
適な容量で拡張が可能で、修正が容易にできるという効
果がある。
立なものとし、これらの積項端子を相互に接続して任意
の個数をマトリックス状に配置配線するととにより、最
適な容量で拡張が可能で、修正が容易にできるという効
果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図（ａ） 、 （ｂ）はそれぞれ第１図に示すＡＮＤア
レイチップおよびＯＲアレイテップの一例を示す回路図
、第３図は本発明の第２の実施例を示すブロック図、第
４図（ａ） 、 （ｂ）はそれぞれ第３図に示すＡＮＤ
アレイチ、プおよび０１％アレイチップの一例を示す回
路図、第５図は本発明の第３の実施例を示すブロック図
、第６図（１） 、 （ｂ）はそれぞれ第５図に示す実
施例の拡張および修正を行り九場合のブロック図である
。 １・・・・・・ＡＮＤアレイチップ、２・・・・・・入
力線入力ビン、３・・・・・・入力線出力ビン、４・・
・・・・入力線、５・・・・・・積項線入力ビン、６・
・・・・・積項纏めカビ／、７・・・・・・積項線、訃
・・・・・ダイオード、９・・・・・・ＯＲアレイチッ
プ、１０・・・・・・出力線入力ビン、１１・・・・・
・出力線出力ビン、１２・・・・・・出力線、１３・・
・・・・積項線入カビ／、１４・・・・・・積項線出力
ビン、１５・・・・・・積項線％ １６・・・・・・ト
ラ／ジスタ、１７・・・・・・ＡＮＤアレイチップ、１
Ｂ・・・・・・ＯＲアレイチップ、１９・・・・・・入
力配線、２０・・・・・・積項配線、２１・・・・・・
出力配線、２２・・・・・・ＡＮＤアレイチップ、２３
・・印・入力線入カビ／、２４・・・・・・積項線出力
ビン、２５・・・・・・入力線、２６・・・・・・積項
線、２７・・・・・・ダイオード。 ２８・・・・・・０ドアレイチツプ、２９・・・・・・
積項線入力ピン、３０・・・・・・出力融出カビ／、３
１・・・・・・積項線。 ３２・・・・・・出力線、３３・・・・・・トランジス
タ、３４８．。 ・・・ＡＮＤアレイチップ、３５・・・・・・ＯＲ＋ア
レイチ。 プ、３６・・・・・・入力配線、３７・・・・・・積項
配線、３８・・・・・・出力配線、３９・・・・・・Ａ
ＮＤアレイブｐ、り。 ４０・・・・・・ＯＲアレイブロック、４１・・・・・
・入力線ビン、４２・・・・・・積項線ビン、４３・・
・・・・出力線ビ／。 ４４・・・・・・ＬＳＩチップ、４５・・・・・・ＡＮ
Ｄアレイ。 ４６・・・・・・ＯＲアレイ、４７・・・・・・拡張用
ＡＮＤアレイチッフ、４Ｂ・・・・・・拡張用ＯＲアレ
イチップ、４９・・・・・・癲効ムＮＤアレイブロック
、５０・・・・・・人ＮＤアレイ、５１・・・・・・修
正用ＡＮＤアレイチップ◎第２ 図 第４図
図（ａ） 、 （ｂ）はそれぞれ第１図に示すＡＮＤア
レイチップおよびＯＲアレイテップの一例を示す回路図
、第３図は本発明の第２の実施例を示すブロック図、第
４図（ａ） 、 （ｂ）はそれぞれ第３図に示すＡＮＤ
アレイチ、プおよび０１％アレイチップの一例を示す回
路図、第５図は本発明の第３の実施例を示すブロック図
、第６図（１） 、 （ｂ）はそれぞれ第５図に示す実
施例の拡張および修正を行り九場合のブロック図である
。 １・・・・・・ＡＮＤアレイチップ、２・・・・・・入
力線入力ビン、３・・・・・・入力線出力ビン、４・・
・・・・入力線、５・・・・・・積項線入力ビン、６・
・・・・・積項纏めカビ／、７・・・・・・積項線、訃
・・・・・ダイオード、９・・・・・・ＯＲアレイチッ
プ、１０・・・・・・出力線入力ビン、１１・・・・・
・出力線出力ビン、１２・・・・・・出力線、１３・・
・・・・積項線入カビ／、１４・・・・・・積項線出力
ビン、１５・・・・・・積項線％ １６・・・・・・ト
ラ／ジスタ、１７・・・・・・ＡＮＤアレイチップ、１
Ｂ・・・・・・ＯＲアレイチップ、１９・・・・・・入
力配線、２０・・・・・・積項配線、２１・・・・・・
出力配線、２２・・・・・・ＡＮＤアレイチップ、２３
・・印・入力線入カビ／、２４・・・・・・積項線出力
ビン、２５・・・・・・入力線、２６・・・・・・積項
線、２７・・・・・・ダイオード。 ２８・・・・・・０ドアレイチツプ、２９・・・・・・
積項線入力ピン、３０・・・・・・出力融出カビ／、３
１・・・・・・積項線。 ３２・・・・・・出力線、３３・・・・・・トランジス
タ、３４８．。 ・・・ＡＮＤアレイチップ、３５・・・・・・ＯＲ＋ア
レイチ。 プ、３６・・・・・・入力配線、３７・・・・・・積項
配線、３８・・・・・・出力配線、３９・・・・・・Ａ
ＮＤアレイブｐ、り。 ４０・・・・・・ＯＲアレイブロック、４１・・・・・
・入力線ビン、４２・・・・・・積項線ビン、４３・・
・・・・出力線ビ／。 ４４・・・・・・ＬＳＩチップ、４５・・・・・・ＡＮ
Ｄアレイ。 ４６・・・・・・ＯＲアレイ、４７・・・・・・拡張用
ＡＮＤアレイチッフ、４Ｂ・・・・・・拡張用ＯＲアレ
イチップ、４９・・・・・・癲効ムＮＤアレイブロック
、５０・・・・・・人ＮＤアレイ、５１・・・・・・修
正用ＡＮＤアレイチップ◎第２ 図 第４図
Claims (1)
- 【特許請求の範囲】 入力端子とそれぞれ接続された複数の入力線および前記
入力線とそれぞれ交叉するとと−に第１の積項端子と接
続する複数の第１の積項線および前記入力−と前記第１
の積項線との交点に選択的に設けられたダイオードから
なるＡＮＤプレイと。 第２の積項端子とそれぞれ接続された複数の第２の積項
線および前記第２の積項線とそれぞれ交叉するとともに
それぞれ出力端子Ｋｌｌ絖され九複数の出力ＩＩＩシよ
び前記第２の積項線と前記出力−との交点に選択的に設
けられたトランジスタからなる０１’Ｌアレイと、前記
第１の積項端子訃よび前記＃Ｉ２の積項端子を相互に接
続する積項配線とを含むことを特徴とするＰＬＡ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156680A JPS5857825A (ja) | 1981-10-01 | 1981-10-01 | Ｐｌａ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156680A JPS5857825A (ja) | 1981-10-01 | 1981-10-01 | Ｐｌａ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5857825A true JPS5857825A (ja) | 1983-04-06 |
Family
ID=15632970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56156680A Pending JPS5857825A (ja) | 1981-10-01 | 1981-10-01 | Ｐｌａ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857825A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198919A (ja) * | 1984-09-26 | 1986-09-03 | エキシリンク，インコ−ポレイテツド | 形態適合可能論理アレイ用特別相互接続 |
| JPS61280120A (ja) * | 1985-06-04 | 1986-12-10 | ジリンクス・インコ−ポレイテツド | コンフイグラブルロジツクアレイ |
| US6759870B2 (en) | 1991-09-03 | 2004-07-06 | Altera Corporation | Programmable logic array integrated circuits |
-
1981
- 1981-10-01 JP JP56156680A patent/JPS5857825A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198919A (ja) * | 1984-09-26 | 1986-09-03 | エキシリンク，インコ−ポレイテツド | 形態適合可能論理アレイ用特別相互接続 |
| JPS61280120A (ja) * | 1985-06-04 | 1986-12-10 | ジリンクス・インコ−ポレイテツド | コンフイグラブルロジツクアレイ |
| US6759870B2 (en) | 1991-09-03 | 2004-07-06 | Altera Corporation | Programmable logic array integrated circuits |
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