JPS5857825A - Pla回路 - Google Patents
Pla回路Info
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- JPS5857825A JPS5857825A JP56156680A JP15668081A JPS5857825A JP S5857825 A JPS5857825 A JP S5857825A JP 56156680 A JP56156680 A JP 56156680A JP 15668081 A JP15668081 A JP 15668081A JP S5857825 A JPS5857825 A JP S5857825A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はPLA回路に関する。
一般に、PLム (Programmable lo
gicarray )8m路はムNDアレイとORアレ
イとが積項線で縦続接続されて構成される。
gicarray )8m路はムNDアレイとORアレ
イとが積項線で縦続接続されて構成される。
この人NDアレイは積項線およびこの積項線と交叉する
入力線およびこの積項線と入力線との交点く選択的に設
けられたダイオードとで構成される。また、ORアレイ
は積項纏訃よびこの積項線と交叉する出力線およびこの
積項線と出力線との交点に選択的に設けられたトランジ
スタとで構成される。
入力線およびこの積項線と入力線との交点く選択的に設
けられたダイオードとで構成される。また、ORアレイ
は積項纏訃よびこの積項線と交叉する出力線およびこの
積項線と出力線との交点に選択的に設けられたトランジ
スタとで構成される。
この選択的に設けられるダイオードやトランジスタは最
初はすべての交点に設けられプログラム時点で不要なダ
イオードやトランジスタが破壊されて選択的に設けられ
ることとなる。
初はすべての交点に設けられプログラム時点で不要なダ
イオードやトランジスタが破壊されて選択的に設けられ
ることとなる。
ζ0PLAIl路を使用すると1には入力信号がt・・
入力IIk供給されることによ1ANDアレイを論理積
が職られORアレイで論理和が取られて出力線から出力
信号が出力される。
が職られORアレイで論理和が取られて出力線から出力
信号が出力される。
従来OPL人回路は、入力端子とそれぞれ接続された複
数の入力線および前記入力線とそれぞれ交叉する複数の
第1の積項線および前記入力線と前記第1の積項線との
交点に選択的に設けられ九ダイオードからなる人NDア
レイと、前記第10積項線とそれぞれ接続された複数の
第2の積項線および前記第2の積項線とそれぞれ交叉す
るとともKそれぞれ出力端子に接続された複数の出力線
および前記第2の積項線と前記出力線との交点に選択的
に設けられ九トラ/ジスタからなるORアレイとを含ん
で構成される@ このように、従来のPL人回路は、1個のチップ内に、
固定的KANDアレイと、′ORアレイが各々1個含ま
れてお〕、外部との接続は入力!IK接続され九入力端
子と出力11に接続された出力端子とで行なっている。
数の入力線および前記入力線とそれぞれ交叉する複数の
第1の積項線および前記入力線と前記第1の積項線との
交点に選択的に設けられ九ダイオードからなる人NDア
レイと、前記第10積項線とそれぞれ接続された複数の
第2の積項線および前記第2の積項線とそれぞれ交叉す
るとともKそれぞれ出力端子に接続された複数の出力線
および前記第2の積項線と前記出力線との交点に選択的
に設けられ九トラ/ジスタからなるORアレイとを含ん
で構成される@ このように、従来のPL人回路は、1個のチップ内に、
固定的KANDアレイと、′ORアレイが各々1個含ま
れてお〕、外部との接続は入力!IK接続され九入力端
子と出力11に接続された出力端子とで行なっている。
したがって、このようなPLム回路に対し論理変更や規
模の拡張を行なうkは、rL人回路を並列接続しなけれ
ばならない。
模の拡張を行なうkは、rL人回路を並列接続しなけれ
ばならない。
すなわち、複数のPLA回路の入力端子を相互に接続し
出力端子を相互に接続するととくよシ論理変更中規模の
拡張釦対処することとなる。
出力端子を相互に接続するととくよシ論理変更中規模の
拡張釦対処することとなる。
ことで、論理変更や規模の拡張は1回路の一部に論1m
fスや故障が発生した場合にも必!!になる。
fスや故障が発生した場合にも必!!になる。
このように、PLAl路を並列接続することによ)、積
項線の数を増大せしめることができるので、論理変更の
場合には論理ンスや故障のために不1Nになった選択的
に設けられたダイオードやトランジスタを破壊して切断
し増設された積項線に接続されたダイオード中トランジ
スタを使用すればよい。
項線の数を増大せしめることができるので、論理変更の
場合には論理ンスや故障のために不1Nになった選択的
に設けられたダイオードやトランジスタを破壊して切断
し増設された積項線に接続されたダイオード中トランジ
スタを使用すればよい。
しかしながら、従来OPL人回路は外部接続が入力端子
と出力端子を介して行なわれるので、入力線や出力線の
本数を増大させることはできず。
と出力端子を介して行なわれるので、入力線や出力線の
本数を増大させることはできず。
し九がって入力線や出力IIO数の増大を伴なう論理変
更や規模の拡張はできないという欠点があった。
更や規模の拡張はできないという欠点があった。
すなわち、従来のPL人回路は論理変更や規模の拡張に
限界があるという欠点があった。
限界があるという欠点があった。
本発明の目的は論理変更や規模の拡張に限界なく容易に
行なうことができるPLム回路を提供することKToる
。
行なうことができるPLム回路を提供することKToる
。
すなわち1本発明の目的は、ANDアレイ、ORアレイ
を独立なものとし、ムNDアレイには、入力線の入力懺
子と出力端子、積項線の入力端子と出力端子を、ORア
レイには出力線の入力端子と出力端子、積項線の入力端
子と出力端子を設け。
を独立なものとし、ムNDアレイには、入力線の入力懺
子と出力端子、積項線の入力端子と出力端子を、ORア
レイには出力線の入力端子と出力端子、積項線の入力端
子と出力端子を設け。
これらを任意の個数マトリクス状に配置配線することK
より、上記欠点を解決し、最適の容量で。
より、上記欠点を解決し、最適の容量で。
拡張可能にして修正容易なPLA回路を提供することV
CToる。
CToる。
本発明のPLA回路は、入力端子とそれぞれ接続された
複数の入力線および前記入力線とそれぞれ交叉するとと
もに第10積項端子と接続する複数の第「橋項線および
前記入力線と前記第1の積1項線との交点に選択的に設
けられたダイオードからなるムNDアレイと、第2の積
項端子とそれぞれ接続され九複数の第2の積項線および
前記第2の積項線とそれぞれ交叉するとともにそれぞれ
出力端子に接続された複数の出力線および前記第2−の
積項線と前記出力線との交点に選択的に設けられたトラ
ンジスタからなるORプレイと、前記第10積項端子訃
よび前記第2の積項端子を相互に接続する積項配線とを
含んで構成される。
複数の入力線および前記入力線とそれぞれ交叉するとと
もに第10積項端子と接続する複数の第「橋項線および
前記入力線と前記第1の積1項線との交点に選択的に設
けられたダイオードからなるムNDアレイと、第2の積
項端子とそれぞれ接続され九複数の第2の積項線および
前記第2の積項線とそれぞれ交叉するとともにそれぞれ
出力端子に接続された複数の出力線および前記第2−の
積項線と前記出力線との交点に選択的に設けられたトラ
ンジスタからなるORプレイと、前記第10積項端子訃
よび前記第2の積項端子を相互に接続する積項配線とを
含んで構成される。
すなわち1本発明のPLA回路は、入力線の入力端子と
、出力端子、積項線の入力端子と、出方端子をもった独
立したANDプレイと、出力線の入力端子と出力端子、
積項線の入力端子と出方端子をもった独立したORアレ
イと、この人NDアレイとORアレイをマトリックス状
に任意の個数。
、出力端子、積項線の入力端子と、出方端子をもった独
立したANDプレイと、出力線の入力端子と出力端子、
積項線の入力端子と出方端子をもった独立したORアレ
イと、この人NDアレイとORアレイをマトリックス状
に任意の個数。
配置配線して構成される。
すなわち1本発明OPL人回路は、入力線の入力端子と
出力端子、積項線の入力端子と出力端子を持つたムND
プレイと、積項線の入力端子と出力端子、出力線の入力
端子と出力端子を持ったORアレイを独立したものとし
て用意し、これらをマトリックス状に任意の個数、配置
、配線するととくよって、PLA回路を実現し、AND
アレイ。
出力端子、積項線の入力端子と出力端子を持つたムND
プレイと、積項線の入力端子と出力端子、出力線の入力
端子と出力端子を持ったORアレイを独立したものとし
て用意し、これらをマトリックス状に任意の個数、配置
、配線するととくよって、PLA回路を実現し、AND
アレイ。
ORアレイを実装したものに端子の余裕がなければ、A
NDアレイでは入力線の出力端子と積項線の入力端子、
ORアレイでは、積項線の出力端子と、出力線の入力端
子を設けなくてもよいように構成される。
NDアレイでは入力線の出力端子と積項線の入力端子、
ORアレイでは、積項線の出力端子と、出力線の入力端
子を設けなくてもよいように構成される。
次に1本発明の実施例について図面を参照して詳細に説
明する。
明する。
第1図は本発明の第1の実施例を示すブロック図であり
、落2図(1) 、 (b)は第1図に示すANDアレ
イとORアレイの一例を示す回路で、それぞれを1つの
チップで実現した場合の例である。
、落2図(1) 、 (b)は第1図に示すANDアレ
イとORアレイの一例を示す回路で、それぞれを1つの
チップで実現した場合の例である。
理解容品とするため、ANDアレイもORアレイもいず
れも20ビ/のチップとしてモデル化している。
れも20ビ/のチップとしてモデル化している。
第2図(1)は、ANDアレイテyプlである。
ANDアレイチッグ1の左側の5ビ/が入力線入力ビン
2.右側が入力線出力ビン3であシ、上側5ピンが積項
線入カビ15.下側5ビ/が積項線出力ピン6である。
2.右側が入力線出力ビン3であシ、上側5ピンが積項
線入カビ15.下側5ビ/が積項線出力ピン6である。
このANDアレイテップlの内部は入力線入カビ/2お
よび入力線出力ビン3に接続された入力線4と、積項線
入カビ15および積項線出カビ/6に接続された積項線
7と、入力@4および積項!I7の交点に選択的に設け
られたダイオード8とで構成されダイオード8によるA
NDアレイが構築されており、不要なダイオードが破壊
して切断することにより論理が書き込まれる。
よび入力線出力ビン3に接続された入力線4と、積項線
入カビ15および積項線出カビ/6に接続された積項線
7と、入力@4および積項!I7の交点に選択的に設け
られたダイオード8とで構成されダイオード8によるA
NDアレイが構築されており、不要なダイオードが破壊
して切断することにより論理が書き込まれる。
入力線入力ビン2に入力信号が印加されると入力II4
を介して入力線出力ビン3に入力信号がそのtt比出力
れるとともに積項線7とダイオード8で接続されている
入力線4のみの論理積を取った論理信号が積項線7に伝
播する。
を介して入力線出力ビン3に入力信号がそのtt比出力
れるとともに積項線7とダイオード8で接続されている
入力線4のみの論理積を取った論理信号が積項線7に伝
播する。
第2図(b)はORアレイチップ9である。ORアレイ
チップ9の上側5ビンが積項線入カビ/18゜下側5ビ
/が積項融出カビ/14.右側5ビ/が出力纏めカビ/
1′1.左側5ビ/が出力線入力ビン10である。
チップ9の上側5ビンが積項線入カビ/18゜下側5ビ
/が積項融出カビ/14.右側5ビ/が出力纏めカビ/
1′1.左側5ビ/が出力線入力ビン10である。
このORアレイチップ9の内部は、積項線入力ビン13
および積項融出カビ:/14に![I続された積項線1
5と、出力線入カビ/10および出力線出力ビン11に
*続された出力線12と、積項線15および出力線12
の交点に選択的に設けられたトランジスタ16とで構成
され、トランジスタ16によるORアレイが構築されて
おシネ要なトランジスタが破壊されて切断されることに
より論理が書き込まれる。
および積項融出カビ:/14に![I続された積項線1
5と、出力線入カビ/10および出力線出力ビン11に
*続された出力線12と、積項線15および出力線12
の交点に選択的に設けられたトランジスタ16とで構成
され、トランジスタ16によるORアレイが構築されて
おシネ要なトランジスタが破壊されて切断されることに
より論理が書き込まれる。
積項線入カビ/13に論理信号が印加されると。
積項融出カビ/14に論理信号がそのtま出力されると
ともに出力線12とトランジスタ16で接続されている
積項41i15のみの論理和を取った出力信号が出力1
112に伝播する。
ともに出力線12とトランジスタ16で接続されている
積項41i15のみの論理和を取った出力信号が出力1
112に伝播する。
第1図は本発明の第1の実施例を示すブロック図で、前
記ANDアレイテ、プ1をANDアレイチッグ!7とし
ORアレイチップ9をORアレイチップ18として使用
したPL人回路である。
記ANDアレイテ、プ1をANDアレイチッグ!7とし
ORアレイチップ9をORアレイチップ18として使用
したPL人回路である。
第1図に示すPLA回路は、ANDアレ4テ。
プ17を、任意の個数入力線入カビ/2と入力線出力ピ
ン3を入力配III!19で横方向に接続し積項線入カ
ビ15と積項線出力ビン6とを積項配置120で縦方向
に結線しマトリックス状に配置する。このANDアレイ
チップマトリックスの下方に積1[線出力ビン6と積項
線入力ビン13とを積項配線20で接続して、ORアレ
イチップ1Bを、任意の個数、出力線入カビ/10と出
力線出力ビン11とを出力配線21で横方向に@続し、
積項線入力ビン13と積項融出カビ/14とを積項配線
20で縦方向に結線し、マトリックス状に配置する。
ン3を入力配III!19で横方向に接続し積項線入カ
ビ15と積項線出力ビン6とを積項配置120で縦方向
に結線しマトリックス状に配置する。このANDアレイ
チップマトリックスの下方に積1[線出力ビン6と積項
線入力ビン13とを積項配線20で接続して、ORアレ
イチップ1Bを、任意の個数、出力線入カビ/10と出
力線出力ビン11とを出力配線21で横方向に@続し、
積項線入力ビン13と積項融出カビ/14とを積項配線
20で縦方向に結線し、マトリックス状に配置する。
この様にして構成されたPL人回路は、ANDアレイマ
トリックスの左端の入力線入カビ/2に入力信号を供給
すると、ORアレイマトリックスの右端の出力線出力ビ
ン11に出力信号が出力される。
トリックスの左端の入力線入カビ/2に入力信号を供給
すると、ORアレイマトリックスの右端の出力線出力ビ
ン11に出力信号が出力される。
83図は本発明の第2の実施例を示すブロック図で、第
′4図(−2(−は第3図に示すANDアレイデツプお
よびORアレイチップの一例を示す回路図である。第4
図(a)K示すANDアレイチ、プ22は第2図(11
に示すANDアレイチップ1の右側の入力締出カビ/3
および上側の積項線入カビ15を削除し先例である。第
4図(b)に示すORアレイテtプ2Bは第1図(b)
に示すORアレイチップ9の左側の出力線入カビ/10
および下側の積項線出力ビン14を削除し先例である。
′4図(−2(−は第3図に示すANDアレイデツプお
よびORアレイチップの一例を示す回路図である。第4
図(a)K示すANDアレイチ、プ22は第2図(11
に示すANDアレイチップ1の右側の入力締出カビ/3
および上側の積項線入カビ15を削除し先例である。第
4図(b)に示すORアレイテtプ2Bは第1図(b)
に示すORアレイチップ9の左側の出力線入カビ/10
および下側の積項線出力ビン14を削除し先例である。
このようなANDアレイチップ22およびORアレイチ
ップ25を使用する第゛3図に示す第2の実施例は、第
1図に示す第1の実施例と等価な回路を実現したもので
あシ、配@/Cよりビン数を減少させてい湊。すなわち
、入力線入力ビン23の相互間はANDアレイチップ3
4の下側を通る入力配線3Bで接続され、積項線出力ビ
ン24および積項線入力ピン29の相互間はANDアレ
イチップ34の下側を破線のように通る積項配線37で
接続され、同様に出力線出力ビン3Jも出力配置Ii!
38で接続される。
ップ25を使用する第゛3図に示す第2の実施例は、第
1図に示す第1の実施例と等価な回路を実現したもので
あシ、配@/Cよりビン数を減少させてい湊。すなわち
、入力線入力ビン23の相互間はANDアレイチップ3
4の下側を通る入力配線3Bで接続され、積項線出力ビ
ン24および積項線入力ピン29の相互間はANDアレ
イチップ34の下側を破線のように通る積項配線37で
接続され、同様に出力線出力ビン3Jも出力配置Ii!
38で接続される。
こうして構成されるPL人回路は、論理が不要な箇所の
チップと配線だけで代用でき、論理変更等での論理拡張
には、このPL人回路にマトリックス状KANDアレイ
や、ORアレイを付加するととKよシ簡単に対応でき、
論理の修正、チップの故障に対しては紋当チップのみを
交換すればよいという利点をもつ。すなわち、最適な容
量で拡張可能で修正容易なPLλ回路が構成できる。
チップと配線だけで代用でき、論理変更等での論理拡張
には、このPL人回路にマトリックス状KANDアレイ
や、ORアレイを付加するととKよシ簡単に対応でき、
論理の修正、チップの故障に対しては紋当チップのみを
交換すればよいという利点をもつ。すなわち、最適な容
量で拡張可能で修正容易なPLλ回路が構成できる。
第5図は、LSI上でとのPL人回路を構成するN本発
明の第3の実施例を示すブロック図である。
明の第3の実施例を示すブロック図である。
容量に違いをもつ、ANDプレイと、ORアレイをブロ
ックライブラリとして用意し、実現しようとする論理に
合わせて、最適なブロックを組みあわせてPLム回路と
する。この構成方法は、第1図あるいは第3図と共通で
ある。この場合、PLA回路の入力線、積項線、出力線
はLSIのビンと接続される。論理の拡張には、第6図
ralのようにこ0L8IK、第2図(ml 、 (b
)Iるいは第4図(哀)。
ックライブラリとして用意し、実現しようとする論理に
合わせて、最適なブロックを組みあわせてPLム回路と
する。この構成方法は、第1図あるいは第3図と共通で
ある。この場合、PLA回路の入力線、積項線、出力線
はLSIのビンと接続される。論理の拡張には、第6図
ralのようにこ0L8IK、第2図(ml 、 (b
)Iるいは第4図(哀)。
(b)のアレイチップを付加して対応でき、論理の修正
、素子の故障には第6図(b)の様にこの部分のアレイ
ブロックを無効にし、第2図(11、(b)あるいは第
4図(a) 、 (b)のアレイチップを代υに付加す
ることで対応できる。
、素子の故障には第6図(b)の様にこの部分のアレイ
ブロックを無効にし、第2図(11、(b)あるいは第
4図(a) 、 (b)のアレイチップを代υに付加す
ることで対応できる。
本発明のPLA回路は、ANDアレイ、ORアレイを独
立なものとし、これらの積項端子を相互に接続して任意
の個数をマトリックス状に配置配線するととにより、最
適な容量で拡張が可能で、修正が容易にできるという効
果がある。
立なものとし、これらの積項端子を相互に接続して任意
の個数をマトリックス状に配置配線するととにより、最
適な容量で拡張が可能で、修正が容易にできるという効
果がある。
第1図は本発明の第1の実施例を示すブロック図、第2
図(a) 、 (b)はそれぞれ第1図に示すANDア
レイチップおよびORアレイテップの一例を示す回路図
、第3図は本発明の第2の実施例を示すブロック図、第
4図(a) 、 (b)はそれぞれ第3図に示すAND
アレイチ、プおよび01%アレイチップの一例を示す回
路図、第5図は本発明の第3の実施例を示すブロック図
、第6図(1) 、 (b)はそれぞれ第5図に示す実
施例の拡張および修正を行り九場合のブロック図である
。 1・・・・・・ANDアレイチップ、2・・・・・・入
力線入力ビン、3・・・・・・入力線出力ビン、4・・
・・・・入力線、5・・・・・・積項線入力ビン、6・
・・・・・積項纏めカビ/、7・・・・・・積項線、訃
・・・・・ダイオード、9・・・・・・ORアレイチッ
プ、10・・・・・・出力線入力ビン、11・・・・・
・出力線出力ビン、12・・・・・・出力線、13・・
・・・・積項線入カビ/、14・・・・・・積項線出力
ビン、15・・・・・・積項線% 16・・・・・・ト
ラ/ジスタ、17・・・・・・ANDアレイチップ、1
B・・・・・・ORアレイチップ、19・・・・・・入
力配線、20・・・・・・積項配線、21・・・・・・
出力配線、22・・・・・・ANDアレイチップ、23
・・印・入力線入カビ/、24・・・・・・積項線出力
ビン、25・・・・・・入力線、26・・・・・・積項
線、27・・・・・・ダイオード。 28・・・・・・0ドアレイチツプ、29・・・・・・
積項線入力ピン、30・・・・・・出力融出カビ/、3
1・・・・・・積項線。 32・・・・・・出力線、33・・・・・・トランジス
タ、348.。 ・・・ANDアレイチップ、35・・・・・・OR+ア
レイチ。 プ、36・・・・・・入力配線、37・・・・・・積項
配線、38・・・・・・出力配線、39・・・・・・A
NDアレイブp、り。 40・・・・・・ORアレイブロック、41・・・・・
・入力線ビン、42・・・・・・積項線ビン、43・・
・・・・出力線ビ/。 44・・・・・・LSIチップ、45・・・・・・AN
Dアレイ。 46・・・・・・ORアレイ、47・・・・・・拡張用
ANDアレイチッフ、4B・・・・・・拡張用ORアレ
イチップ、49・・・・・・癲効ムNDアレイブロック
、50・・・・・・人NDアレイ、51・・・・・・修
正用ANDアレイチップ◎第2 図 第4図
図(a) 、 (b)はそれぞれ第1図に示すANDア
レイチップおよびORアレイテップの一例を示す回路図
、第3図は本発明の第2の実施例を示すブロック図、第
4図(a) 、 (b)はそれぞれ第3図に示すAND
アレイチ、プおよび01%アレイチップの一例を示す回
路図、第5図は本発明の第3の実施例を示すブロック図
、第6図(1) 、 (b)はそれぞれ第5図に示す実
施例の拡張および修正を行り九場合のブロック図である
。 1・・・・・・ANDアレイチップ、2・・・・・・入
力線入力ビン、3・・・・・・入力線出力ビン、4・・
・・・・入力線、5・・・・・・積項線入力ビン、6・
・・・・・積項纏めカビ/、7・・・・・・積項線、訃
・・・・・ダイオード、9・・・・・・ORアレイチッ
プ、10・・・・・・出力線入力ビン、11・・・・・
・出力線出力ビン、12・・・・・・出力線、13・・
・・・・積項線入カビ/、14・・・・・・積項線出力
ビン、15・・・・・・積項線% 16・・・・・・ト
ラ/ジスタ、17・・・・・・ANDアレイチップ、1
B・・・・・・ORアレイチップ、19・・・・・・入
力配線、20・・・・・・積項配線、21・・・・・・
出力配線、22・・・・・・ANDアレイチップ、23
・・印・入力線入カビ/、24・・・・・・積項線出力
ビン、25・・・・・・入力線、26・・・・・・積項
線、27・・・・・・ダイオード。 28・・・・・・0ドアレイチツプ、29・・・・・・
積項線入力ピン、30・・・・・・出力融出カビ/、3
1・・・・・・積項線。 32・・・・・・出力線、33・・・・・・トランジス
タ、348.。 ・・・ANDアレイチップ、35・・・・・・OR+ア
レイチ。 プ、36・・・・・・入力配線、37・・・・・・積項
配線、38・・・・・・出力配線、39・・・・・・A
NDアレイブp、り。 40・・・・・・ORアレイブロック、41・・・・・
・入力線ビン、42・・・・・・積項線ビン、43・・
・・・・出力線ビ/。 44・・・・・・LSIチップ、45・・・・・・AN
Dアレイ。 46・・・・・・ORアレイ、47・・・・・・拡張用
ANDアレイチッフ、4B・・・・・・拡張用ORアレ
イチップ、49・・・・・・癲効ムNDアレイブロック
、50・・・・・・人NDアレイ、51・・・・・・修
正用ANDアレイチップ◎第2 図 第4図
Claims (1)
- 【特許請求の範囲】 入力端子とそれぞれ接続された複数の入力線および前記
入力線とそれぞれ交叉するとと−に第1の積項端子と接
続する複数の第1の積項線および前記入力−と前記第1
の積項線との交点に選択的に設けられたダイオードから
なるANDプレイと。 第2の積項端子とそれぞれ接続された複数の第2の積項
線および前記第2の積項線とそれぞれ交叉するとともに
それぞれ出力端子Kll絖され九複数の出力IIIシよ
び前記第2の積項線と前記出力−との交点に選択的に設
けられたトランジスタからなる01’Lアレイと、前記
第1の積項端子訃よび前記#I2の積項端子を相互に接
続する積項配線とを含むことを特徴とするPLA回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56156680A JPS5857825A (ja) | 1981-10-01 | 1981-10-01 | Pla回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56156680A JPS5857825A (ja) | 1981-10-01 | 1981-10-01 | Pla回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5857825A true JPS5857825A (ja) | 1983-04-06 |
Family
ID=15632970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56156680A Pending JPS5857825A (ja) | 1981-10-01 | 1981-10-01 | Pla回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5857825A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61198919A (ja) * | 1984-09-26 | 1986-09-03 | エキシリンク,インコ−ポレイテツド | 形態適合可能論理アレイ用特別相互接続 |
JPS61280120A (ja) * | 1985-06-04 | 1986-12-10 | ジリンクス・インコ−ポレイテツド | コンフイグラブルロジツクアレイ |
US6759870B2 (en) | 1991-09-03 | 2004-07-06 | Altera Corporation | Programmable logic array integrated circuits |
-
1981
- 1981-10-01 JP JP56156680A patent/JPS5857825A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61198919A (ja) * | 1984-09-26 | 1986-09-03 | エキシリンク,インコ−ポレイテツド | 形態適合可能論理アレイ用特別相互接続 |
JPS61280120A (ja) * | 1985-06-04 | 1986-12-10 | ジリンクス・インコ−ポレイテツド | コンフイグラブルロジツクアレイ |
US6759870B2 (en) | 1991-09-03 | 2004-07-06 | Altera Corporation | Programmable logic array integrated circuits |
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