JPS6142171A - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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- JPS6142171A JPS6142171A JP16367984A JP16367984A JPS6142171A JP S6142171 A JPS6142171 A JP S6142171A JP 16367984 A JP16367984 A JP 16367984A JP 16367984 A JP16367984 A JP 16367984A JP S6142171 A JPS6142171 A JP S6142171A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はメモリトランジスタとしての二層ポリシリコン
ゲート構造のＦ Ａ Ｍ ＯＳ （Ｆｌｏａシｉｎｇｇ
ａｔｅ Ａｖａｌａｎｃｈｅ １ｎｊｅｃヒｉｏｎ
Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１−ｃｏｎｄ
ｕｃｔｅｒ）と０ＭＯ８構成の単一ポリシリコンゲート
構造の周辺回路トランジスタとを同一基板上に形成して
なる半導体メモリ装置の製造方法に関するものである。
ゲート構造のＦ Ａ Ｍ ＯＳ （Ｆｌｏａシｉｎｇｇ
ａｔｅ Ａｖａｌａｎｃｈｅ １ｎｊｅｃヒｉｏｎ
Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１−ｃｏｎｄ
ｕｃｔｅｒ）と０ＭＯ８構成の単一ポリシリコンゲート
構造の周辺回路トランジスタとを同一基板上に形成して
なる半導体メモリ装置の製造方法に関するものである。
（従来技術）
第２図はメモリトランジスタとしてのＦＡＭＯＳと周辺
回路のＮＭＯ８Ｉ−ランジスタとを同一基板上に形成し
てなる半導体メモリ装置であるが、この半導体メモリ装
置の製造方法として次の方法が提案されている。
回路のＮＭＯ８Ｉ−ランジスタとを同一基板上に形成し
てなる半導体メモリ装置であるが、この半導体メモリ装
置の製造方法として次の方法が提案されている。
シリコン基板２上に、フィールド酸化膜４、ゲート酸化
膜６を形成し、メモリトランジスタ領域ａのみにイオン
゛注入を施した後、全体に第１のポリシリコン層８、層
間酸化膜１０及び第２のポリシリコン層１２を順次形成
する。
膜６を形成し、メモリトランジスタ領域ａのみにイオン
゛注入を施した後、全体に第１のポリシリコン層８、層
間酸化膜１０及び第２のポリシリコン層１２を順次形成
する。
次に、ホトリソグラフィ技法によりメモリトランジスタ
領域ａにＦＡＭＯＳゲートを形成する。
領域ａにＦＡＭＯＳゲートを形成する。
このとき、周辺回路トランジスタ領域すではシリコン基
板２が露出する。
板２が露出する。
次に、ゲート酸化膜１４及び第３のポリシリコン層１６
を順次形成した後、ホトリソグラフィ技法により周辺回
路トランジスタのゲート電極を形成する。
を順次形成した後、ホトリソグラフィ技法により周辺回
路トランジスタのゲート電極を形成する。
その後、砒素（Ａｓ）拡散によるソース・ドレイン拡散
層１８．２０の形成、中間絶縁膜２２の形成、コンタク
トホールの形成、配線２４の形成などを行なう。
層１８．２０の形成、中間絶縁膜２２の形成、コンタク
トホールの形成、配線２４の形成などを行なう。
ところで、上記の方法によれば、ＦＡＭＯＳの層間酸化
膜１０と周辺回路トランジスタのゲート酸化膜１４とを
独立に最適膜厚に形成できる利煮を有する反面、ＦＡＭ
ＯＳのゲート形成時に周辺回路トランジスタ領域すのシ
リコン基板が露出してしまう欠点を有する。つまり、ポ
リシリコン層８、工２には通常、不純物が含有されてい
るので、シリコン基板が露出するとポリシリコン層８゜
１２の不純物が気相状態を経て周辺回路トラＮジメタ領
域すの基板に拡散（オートドーピング）し、そこに形成
されるトランジスタのしきい値電圧に影響を及ぼすから
である。
膜１０と周辺回路トランジスタのゲート酸化膜１４とを
独立に最適膜厚に形成できる利煮を有する反面、ＦＡＭ
ＯＳのゲート形成時に周辺回路トランジスタ領域すのシ
リコン基板が露出してしまう欠点を有する。つまり、ポ
リシリコン層８、工２には通常、不純物が含有されてい
るので、シリコン基板が露出するとポリシリコン層８゜
１２の不純物が気相状態を経て周辺回路トラＮジメタ領
域すの基板に拡散（オートドーピング）し、そこに形成
されるトランジスタのしきい値電圧に影響を及ぼすから
である。
また、ＦＡＭＯＳのフローティングゲート電極８、コン
トロールゲート電極１２及び周辺回路トランジスタのゲ
ート電極１６はそれぞれ異なる工程のポリシリコン層に
より形成されるため、３回のポリシリコン層形成工程が
必要となり工程数が多くなる問題もある。
トロールゲート電極１２及び周辺回路トランジスタのゲ
ート電極１６はそれぞれ異なる工程のポリシリコン層に
より形成されるため、３回のポリシリコン層形成工程が
必要となり工程数が多くなる問題もある。
（目的）
本発明は、二層ポリシリコンゲート構造のＦＡＭＯＳメ
モリトランジスタとＣＭＯ３構成の単一ポリシリコンゲ
ート構造の周辺回路トランジスタとを同一基板上に形成
してなる不揮発性半導体メモリ装置を、ＦＡＭＯＳの層
間酸化膜の膜厚と周辺回路トランジスタのゲート酸化膜
の膜厚をそれぞれに適するように調整しつつ、オートド
ーピングの問題がなく、しかもポリシリコン層の形成工
程を２回に抑えて製造することのできる方法を提供する
ことを目的とするものである。
モリトランジスタとＣＭＯ３構成の単一ポリシリコンゲ
ート構造の周辺回路トランジスタとを同一基板上に形成
してなる不揮発性半導体メモリ装置を、ＦＡＭＯＳの層
間酸化膜の膜厚と周辺回路トランジスタのゲート酸化膜
の膜厚をそれぞれに適するように調整しつつ、オートド
ーピングの問題がなく、しかもポリシリコン層の形成工
程を２回に抑えて製造することのできる方法を提供する
ことを目的とするものである。
（構成）
本発明の製造方法では、ＦＡＭＯＳのフローティングゲ
ート電極となる第１のポリシリコン層をメモリトランジ
スタ領域に残した後、ＦＡＭＯＳの層間酸化膜と周辺回
路トランジスタのゲート酸化膜を形成するために、既に
存在する周辺回路トランジスタ領域のゲート酸化膜を所
定の膜厚までエッチパックした後に酸化処理を施こす。
ート電極となる第１のポリシリコン層をメモリトランジ
スタ領域に残した後、ＦＡＭＯＳの層間酸化膜と周辺回
路トランジスタのゲート酸化膜を形成するために、既に
存在する周辺回路トランジスタ領域のゲート酸化膜を所
定の膜厚までエッチパックした後に酸化処理を施こす。
また、ＦＡＭＯＳのコントロールゲート電極と周辺回路
トランジスタのゲート電極は同一の第２のポリシリコン
層により形成する。そして、ゲートを形成するパターン
化工程は、まず１周辺回路トランジスタ領域をレジスト
で被ってＦＡＭＯＳのゲートを形成し、その後にＦＡＭ
ＯＳメモリトランジスタ領域をレジストで被って周辺回
路トランジスタのゲート電極を形成するようにする。
トランジスタのゲート電極は同一の第２のポリシリコン
層により形成する。そして、ゲートを形成するパターン
化工程は、まず１周辺回路トランジスタ領域をレジスト
で被ってＦＡＭＯＳのゲートを形成し、その後にＦＡＭ
ＯＳメモリトランジスタ領域をレジストで被って周辺回
路トランジスタのゲート電極を形成するようにする。
以下、実施例により本発明を具体的に説明する。
第１図は本発明の一実施例を表わす。
同図（Ａ）に示されるように、通常の方法によりＰ型基
板３０にＰ型チャネルストッパ３２、Ｎ型ウェル３４、
フィールド酸化膜３６及びゲート酸化膜３８．３９を形
成する。より具体的には、Ｐ型基板３０としては引上げ
法（ＣＺ法）で形成された（１００）Ｐ型シリコン基板
を使用し、Ｐ型チャネルストッパ３２はエネルギ５０Ｋ
ｅＶ、ドーズ量１０”／ｃｍ”オーダのイオン注入によ
り形成し、Ｎ型ウェル３４はエネルギ１６０ＫｅＶ、ド
ーズ量１０１２／ａｍ”オーダのイオン注入により形成
した。フィールド酸化膜３６の形成時（ａ、ｓ ｇｒ
ｏｗｎ）の膜厚は１３０００人、ゲート酸化膜３８．３
９の膜厚は７００人とした°。
板３０にＰ型チャネルストッパ３２、Ｎ型ウェル３４、
フィールド酸化膜３６及びゲート酸化膜３８．３９を形
成する。より具体的には、Ｐ型基板３０としては引上げ
法（ＣＺ法）で形成された（１００）Ｐ型シリコン基板
を使用し、Ｐ型チャネルストッパ３２はエネルギ５０Ｋ
ｅＶ、ドーズ量１０”／ｃｍ”オーダのイオン注入によ
り形成し、Ｎ型ウェル３４はエネルギ１６０ＫｅＶ、ド
ーズ量１０１２／ａｍ”オーダのイオン注入により形成
した。フィールド酸化膜３６の形成時（ａ、ｓ ｇｒ
ｏｗｎ）の膜厚は１３０００人、ゲート酸化膜３８．３
９の膜厚は７００人とした°。
その後、ホトリソグラフィ技法を用いてメモリトランジ
スタ領域ａに選択的に、しきい値電圧制御用のボロンの
チャネルドープ４０をイオン注入により行なった後、Ｆ
ＡＭｏＳのフローティングゲート電極となる第１のポリ
シリコン層４２を形成し、このポリシリコン層４２をホ
トリソグラフィ技法によりメモリトランジスタ領域ａに
残す。チャネルドープ４０のボロンの注入量は １０”
／ｃｍ”オーダとし、第１のポリシリコン層４２の膜
厚は形成時で１６００人とした。
スタ領域ａに選択的に、しきい値電圧制御用のボロンの
チャネルドープ４０をイオン注入により行なった後、Ｆ
ＡＭｏＳのフローティングゲート電極となる第１のポリ
シリコン層４２を形成し、このポリシリコン層４２をホ
トリソグラフィ技法によりメモリトランジスタ領域ａに
残す。チャネルドープ４０のボロンの注入量は １０”
／ｃｍ”オーダとし、第１のポリシリコン層４２の膜
厚は形成時で１６００人とした。
次に、周辺回路トランジスタのゲート酸化膜の膜厚調整
と第１のポリシリコン層４２からのオートドーピング防
止のため、周辺回路トランジスタ領域す、ｃのゲート酸
化膜３８を３００人程度になるまでエッチバックした後
、全面酸化を行なって、同図（Ｂ）に示されるように、
周辺回路トランジスタ領域す、ｃのゲート酸化膜４４と
ＦＡＭｏＳの層間酸化膜４６とを同時に形成する。ゲー
ト酸化膜４４の膜厚を７００人、層間酸化膜４６の膜厚
を９００人とした。
と第１のポリシリコン層４２からのオートドーピング防
止のため、周辺回路トランジスタ領域す、ｃのゲート酸
化膜３８を３００人程度になるまでエッチバックした後
、全面酸化を行なって、同図（Ｂ）に示されるように、
周辺回路トランジスタ領域す、ｃのゲート酸化膜４４と
ＦＡＭｏＳの層間酸化膜４６とを同時に形成する。ゲー
ト酸化膜４４の膜厚を７００人、層間酸化膜４６の膜厚
を９００人とした。
その後、周辺回路のＮＭＯＳトランジスタ領域す及びＰ
ＭＯＳトランジスタ領域Ｃのそれぞれのしきい値電圧制
御用チャネルドープ４８及び５゜をイオン注入によって
行なった後、ＦＡＭｏＳのコントロールゲート電極及び
周辺回路トランジスタのゲート電極となる第２のポリシ
リコン層５２を形成する。ここで、チャネルドープ４８
，５０のイオン注入量をそれぞれ１０”／ａｍ”オーダ
とし、第２のポリシリコン層５２の形成時の膜厚を３５
００人とした。
ＭＯＳトランジスタ領域Ｃのそれぞれのしきい値電圧制
御用チャネルドープ４８及び５゜をイオン注入によって
行なった後、ＦＡＭｏＳのコントロールゲート電極及び
周辺回路トランジスタのゲート電極となる第２のポリシ
リコン層５２を形成する。ここで、チャネルドープ４８
，５０のイオン注入量をそれぞれ１０”／ａｍ”オーダ
とし、第２のポリシリコン層５２の形成時の膜厚を３５
００人とした。
次に、同図（Ｃ）に示されるように、ホトリソグラフィ
技法により周辺回路トランジスタ領域す及びＣをレジス
ト５４で被うとともに、メモリトランジスタ領域ａに形
成したレジストパターン５６をマスクとして第２のポリ
シリコン層５２をエツチングしてＦＡＭｏＳのコントロ
ールゲート電極を形成し、続いてそのコントロールゲー
ト電極をマスクとしてその下層の眉間酸化膜４６及び第
１のポリシリコン層４２をセルファライン的にエツチン
グしてＦＡＭＯＳメモリトランジスタのゲート５８を形
成する。
技法により周辺回路トランジスタ領域す及びＣをレジス
ト５４で被うとともに、メモリトランジスタ領域ａに形
成したレジストパターン５６をマスクとして第２のポリ
シリコン層５２をエツチングしてＦＡＭｏＳのコントロ
ールゲート電極を形成し、続いてそのコントロールゲー
ト電極をマスクとしてその下層の眉間酸化膜４６及び第
１のポリシリコン層４２をセルファライン的にエツチン
グしてＦＡＭＯＳメモリトランジスタのゲート５８を形
成する。
レジスト５４．５６を除去した後、今度は同図（Ｄ）に
示されるように、メモリトランジスタ領域ａをレジスト
６０を被うとともに、周辺回路トランジスタ領域す及び
Ｃにレジストパターン６２゜６４を形成し、第２のポリ
シリコン層５２をエツチングして周辺回路トランジスタ
のゲート電極６６及び６８を形成する。そして、ＰＭＯ
Ｓ ）−ランジスタ領域Ｃに開口を有するレジストパタ
ーン７０を形成してボロンのイオン注入を行いソース・
ドレイン領域７２を形成するが、このときＰＭＯＳトラ
ンジスタのゲート電極６８上のレジスト６４は残したま
まボロンのイオン注入を行なう。
示されるように、メモリトランジスタ領域ａをレジスト
６０を被うとともに、周辺回路トランジスタ領域す及び
Ｃにレジストパターン６２゜６４を形成し、第２のポリ
シリコン層５２をエツチングして周辺回路トランジスタ
のゲート電極６６及び６８を形成する。そして、ＰＭＯ
Ｓ ）−ランジスタ領域Ｃに開口を有するレジストパタ
ーン７０を形成してボロンのイオン注入を行いソース・
ドレイン領域７２を形成するが、このときＰＭＯＳトラ
ンジスタのゲート電極６８上のレジスト６４は残したま
まボロンのイオン注入を行なう。
このボロンのイオン注入はエネルギ３０ＫｅＶ、ドーズ
量１ （１１Ｍ ／ ０ｍｌオーダとした。
量１ （１１Ｍ ／ ０ｍｌオーダとした。
その後、通常の方法により、同図（Ｅ）に示されるよう
に、ＮＭＯＳトランジスタ領域すのソース・ドレイン領
域７４をイオン注入法で形成し、層間ＰＳＧ （リンシ
リコンガラス）膜７６、メタル配［７８，パッシベーシ
ョン８０を形成する。
に、ＮＭＯＳトランジスタ領域すのソース・ドレイン領
域７４をイオン注入法で形成し、層間ＰＳＧ （リンシ
リコンガラス）膜７６、メタル配［７８，パッシベーシ
ョン８０を形成する。
（効果）
本発明によれば周辺回路トランジスタのゲート酸化膜を
全て除去する工程はなく、ゲート酸化膜を所定膜厚まで
エッチバックした後に酸化処理を施こすことによりその
膜厚調整を行なうので、オートドーピングの問題は発生
しない。
全て除去する工程はなく、ゲート酸化膜を所定膜厚まで
エッチバックした後に酸化処理を施こすことによりその
膜厚調整を行なうので、オートドーピングの問題は発生
しない。
また、ＣＭＯＳ構成の周辺回路トランジスタのうち、特
にＰＭＯＳトランジスタのソース・ドレイン領域の形成
の際、ゲート電極上にレジスト層を残したままでイオン
注入を行なうことができる。
にＰＭＯＳトランジスタのソース・ドレイン領域の形成
の際、ゲート電極上にレジスト層を残したままでイオン
注入を行なうことができる。
もし、レジスト層のない状態でボロンをイオン注入して
ソース・トレイン領域を形成しようとすれば、ボロンが
注入時又はその後の水素雰囲気での熱処理でゲート電極
を透過してチャネル領域に侵入し、ＰＭＯＳトランジス
タのしきい値電圧が大きく変動してしまうことになる。
ソース・トレイン領域を形成しようとすれば、ボロンが
注入時又はその後の水素雰囲気での熱処理でゲート電極
を透過してチャネル領域に侵入し、ＰＭＯＳトランジス
タのしきい値電圧が大きく変動してしまうことになる。
本発明方法ではこのようなしきい値変動を最小限に抑え
ることができる。
ることができる。
さらに、ポリシリコン層の形成工程は２回で済み、工程
数が少なくなる効果もある。
数が少なくなる効果もある。
第１図（Ａ）ないし同図（Ｅ）は本発明の一実施例を示
す断面図、第２図は従来の方法を説明するためのＮＭＯ
８型ＦＡＭＯＳメモリ装置を示す断面図である。 ３８．３９．４４・・・・・・ゲート酸化膜、 ４２・
・・・・・第１のポリシリコン層、 ４６・・・・・・
層間酸化膜、５２・・・・・・第２のポリシリコン層、
５４，５６゜６０．６２，６４．７０・・・・・・レ
ジストパターン、５８・・・・・・ＦＡＭＯＳのゲート
、 ６６．６８・・・・・・周辺回路トランジスタのゲ
ート電極、 ａ・・・・・・メモリトランジスタ領域
、ｂ、ｃ・・・・・・周辺回路トランジスタ領域。
す断面図、第２図は従来の方法を説明するためのＮＭＯ
８型ＦＡＭＯＳメモリ装置を示す断面図である。 ３８．３９．４４・・・・・・ゲート酸化膜、 ４２・
・・・・・第１のポリシリコン層、 ４６・・・・・・
層間酸化膜、５２・・・・・・第２のポリシリコン層、
５４，５６゜６０．６２，６４．７０・・・・・・レ
ジストパターン、５８・・・・・・ＦＡＭＯＳのゲート
、 ６６．６８・・・・・・周辺回路トランジスタのゲ
ート電極、 ａ・・・・・・メモリトランジスタ領域
、ｂ、ｃ・・・・・・周辺回路トランジスタ領域。
Claims (1)
- （１）二層ポリシリコンゲート構造のＦＡＭＯＳメモリ
トランジスタと、ＣＭＯＳ構成の単一ポリシリコンゲー
ト構造の周辺回路トランジスタとを同一基板上に形成し
てなる不揮発性半導体メモリ装置の製造方法において、 ゲート酸化膜形成後、メモリトランジスタ領域にＦＡＭ
ＯＳのフローティングゲート電極となる第１のポリシリ
コン層を形成する工程、 周辺回路トランジスタのゲート酸化膜を所定膜厚にエッ
チングした後、ＦＡＭＯＳの層間酸化膜と周辺回路トラ
ンジスタのゲート酸化膜とを同時に形成する工程、 ＦＡＭＯＳのコントロールゲート電極及び周辺回路トラ
ンジスタのゲート電極となる第２のポリシリコン層を形
成する工程、 まず、周辺回路トランジスタ領域をレジストで被ってメ
モリトランジスタ領域をパターン化してＦＡＭＯＳのゲ
ートを形成する工程、及び その後にメモリトランジスタ領域をレジストで被って周
辺回路トランジスタ領域をパターン化してゲート電極を
形成する工程、を含むことを特徴とする不揮発性半導体
メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16367984A JPS6142171A (ja) | 1984-08-02 | 1984-08-02 | 不揮発性半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16367984A JPS6142171A (ja) | 1984-08-02 | 1984-08-02 | 不揮発性半導体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142171A true JPS6142171A (ja) | 1986-02-28 |
Family
ID=15778535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16367984A Pending JPS6142171A (ja) | 1984-08-02 | 1984-08-02 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142171A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0395084A2 (en) * | 1989-04-28 | 1990-10-31 | Kabushiki Kaisha Toshiba | Method of manufacturing a logic semiconductor device having non-volatile memory |
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
| US6329247B1 (en) | 1999-08-04 | 2001-12-11 | Nec Corporation | Nonvolatile semiconductor memory device and manufacturing method thereof |
-
1984
- 1984-08-02 JP JP16367984A patent/JPS6142171A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0395084A2 (en) * | 1989-04-28 | 1990-10-31 | Kabushiki Kaisha Toshiba | Method of manufacturing a logic semiconductor device having non-volatile memory |
| US5158902A (en) * | 1989-04-28 | 1992-10-27 | Kabushiki Kaisha Toshiba | Method of manufacturing logic semiconductor device having non-volatile memory |
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
| US6329247B1 (en) | 1999-08-04 | 2001-12-11 | Nec Corporation | Nonvolatile semiconductor memory device and manufacturing method thereof |
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