JPS60134957A - 並列型演算処理装置 - Google Patents
並列型演算処理装置Info
- Publication number
- JPS60134957A JPS60134957A JP24199383A JP24199383A JPS60134957A JP S60134957 A JPS60134957 A JP S60134957A JP 24199383 A JP24199383 A JP 24199383A JP 24199383 A JP24199383 A JP 24199383A JP S60134957 A JPS60134957 A JP S60134957A
- Authority
- JP
- Japan
- Prior art keywords
- execution
- state
- circuit
- arithmetic circuit
- arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Processing Or Creating Images (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ処理装置の構成に係り、特に画像処理
装置など、同種の演算を大量のデータに対して実行する
装置に好適な並列演算処理装置の構成方法に関する。
装置など、同種の演算を大量のデータに対して実行する
装置に好適な並列演算処理装置の構成方法に関する。
画像処理は、従来映像入力装置によって撮像された映像
信号をディジタル量に変換して汎用計算機で処理してい
る。しかし、画像処理の演算は比較的単純でおるにもか
かわらずデータ量が膨大なため、大型計算機をもってい
ても時間のかかる処理である。そのため近年、マイクロ
コンピュータを複数台結合し、膨大な画像データ量を分
担処理させることにより、安価な装置にもかかわらず高
速処理が可能な装置の開発が行なわれるようになってき
た。このような並列計算機型の処理装置は確かに従来に
くらべれば高速低価格を実現する可能性がおるが、1つ
1つの計算回路の単位が完成されたマイクロコンピュー
タのため小型化に限界があり、その全体的な制御の難が
しさとあいまって、実用的にはまだまだ問題が太きい。
信号をディジタル量に変換して汎用計算機で処理してい
る。しかし、画像処理の演算は比較的単純でおるにもか
かわらずデータ量が膨大なため、大型計算機をもってい
ても時間のかかる処理である。そのため近年、マイクロ
コンピュータを複数台結合し、膨大な画像データ量を分
担処理させることにより、安価な装置にもかかわらず高
速処理が可能な装置の開発が行なわれるようになってき
た。このような並列計算機型の処理装置は確かに従来に
くらべれば高速低価格を実現する可能性がおるが、1つ
1つの計算回路の単位が完成されたマイクロコンピュー
タのため小型化に限界があり、その全体的な制御の難が
しさとあいまって、実用的にはまだまだ問題が太きい。
この装置をさらに小型化するためには、マイクロコンピ
ュータをマイクロ命令を順次発生する回路部分とデータ
演算を行う演算部分とに分離し、後者のみを複数持たせ
、同じ演算を別々の演算回路で別々のデータに行えるよ
うにすればよい。しかし、この方式には1つの大きな難
点がある。すなわち、処理の内容がデータの状態、たと
えばデータの正負、大小関係などによって変わる場合に
は、マイクロ命令発生回路が1個のため対応できないと
いう問題があった。
ュータをマイクロ命令を順次発生する回路部分とデータ
演算を行う演算部分とに分離し、後者のみを複数持たせ
、同じ演算を別々の演算回路で別々のデータに行えるよ
うにすればよい。しかし、この方式には1つの大きな難
点がある。すなわち、処理の内容がデータの状態、たと
えばデータの正負、大小関係などによって変わる場合に
は、マイクロ命令発生回路が1個のため対応できないと
いう問題があった。
本発明の目的は、上記問題点を克服する演算回路の制御
手段を提供し、小型、低価格でかつ高速な実用的並列演
算処理装置を実現することにある。
手段を提供し、小型、低価格でかつ高速な実用的並列演
算処理装置を実現することにある。
本発明に関する並列演算処理装置は、同一の実行命令で
同時に多数の演算回路を駆動する型式の並列演算処理装
置でおる。したがって、画像処理のように多数の画像デ
ータに対して同じ演算を実行する場合には演算回路の数
だけ並列に演算を実行することができ、高速処理を達成
することができる。しかし、プログラムが複雑でデータ
によって処理を変えなければならない場合には、すなわ
ち、第1図(a)のように判定分岐命令が挿入される場
合には、各演算回路によって異なる演算を行なわなけれ
ばならないので、実行が不可能になってしまう。
同時に多数の演算回路を駆動する型式の並列演算処理装
置でおる。したがって、画像処理のように多数の画像デ
ータに対して同じ演算を実行する場合には演算回路の数
だけ並列に演算を実行することができ、高速処理を達成
することができる。しかし、プログラムが複雑でデータ
によって処理を変えなければならない場合には、すなわ
ち、第1図(a)のように判定分岐命令が挿入される場
合には、各演算回路によって異なる演算を行なわなけれ
ばならないので、実行が不可能になってしまう。
本発明では、これを解決するために各演算回路に自分で
自分を停止回復できる機能を付加し、第1図(a)の処
理を(b)のように変更しさえすれば等価な処理が実行
できるようにした。すなわち、図において判定Cが不合
格の演算回路は合格の演算回路がプログラムAを実行し
ている間、自からを停止し、次に条件判定を逆のCにし
て停止していた演算回路だけがプログラムBを実行でき
るようにする。このようにすれば、上記方式の並列演算
処理装置でも(a)と等価な処理が実行できる。これを
回路的に実現させるためには各演算回路に実行制御回路
を付加し、各演算回路毎に最底限(1)判定結果により
自からを停止させる機能(2)停止状態を回復させる機
能 があればよく、さ−らに (3)演算回路の停止/実行状態を逆転させる機能がお
れば、プログラムによる実行がよシ簡単になる。
自分を停止回復できる機能を付加し、第1図(a)の処
理を(b)のように変更しさえすれば等価な処理が実行
できるようにした。すなわち、図において判定Cが不合
格の演算回路は合格の演算回路がプログラムAを実行し
ている間、自からを停止し、次に条件判定を逆のCにし
て停止していた演算回路だけがプログラムBを実行でき
るようにする。このようにすれば、上記方式の並列演算
処理装置でも(a)と等価な処理が実行できる。これを
回路的に実現させるためには各演算回路に実行制御回路
を付加し、各演算回路毎に最底限(1)判定結果により
自からを停止させる機能(2)停止状態を回復させる機
能 があればよく、さ−らに (3)演算回路の停止/実行状態を逆転させる機能がお
れば、プログラムによる実行がよシ簡単になる。
しかし、このようにしても、プログラムが複雑化すると
困難が生じる。すなわち、第2図のように、分岐後のプ
ログラムの中にさらに判定分岐がある場合には、21点
においてもともと全演算回路が実行状態ではないので、
上記(2)の機能によって停止状態を回復してしまうと
点P2において全演算回路が実行状態になってしまい、
一部演算回路の演算内容に誤りが生じてしまうからであ
る。
困難が生じる。すなわち、第2図のように、分岐後のプ
ログラムの中にさらに判定分岐がある場合には、21点
においてもともと全演算回路が実行状態ではないので、
上記(2)の機能によって停止状態を回復してしまうと
点P2において全演算回路が実行状態になってしまい、
一部演算回路の演算内容に誤りが生じてしまうからであ
る。
特に、プログラムがサブルーチンとして階層化される実
用プログラムの場合には大きな困難が生じることになる
。
用プログラムの場合には大きな困難が生じることになる
。
そこで、本発明では上記の機能に加えて、新たに演算回
路の実行/停止状態を記憶するスタック回路を設け、ス
タック回路の内容に応じて演算回路の実行/停止状態を
次のごとく制御することにより、この問題を解決した。
路の実行/停止状態を記憶するスタック回路を設け、ス
タック回路の内容に応じて演算回路の実行/停止状態を
次のごとく制御することにより、この問題を解決した。
(4)判定分岐を実行する時に、演算回路の停止/実行
状態をスタックにブツシュして記憶する。
状態をスタックにブツシュして記憶する。
(5)演算回路の停止/実行状態を逆転させる場合には
、スタックに最後にブツシュされて記憶されている停止
/実行状態が実行状態である時に限シ逆転させる。
、スタックに最後にブツシュされて記憶されている停止
/実行状態が実行状態である時に限シ逆転させる。
(6)停止状態を回復する場合には、スタックをポツプ
してそこに最後に記憶されていた停止/実行状態に戻す
。
してそこに最後に記憶されていた停止/実行状態に戻す
。
このようにすれば、分岐後の必要な処理が完了した後に
は、演算回路の停止/実行状態が分岐処理前の状態に回
復できる。したがって、スタックがオーバーフローしな
い限9何重にでも分岐を実行することができ、単一命令
/複数演算型の装置方式にもかかわらず、使い易い汎用
的な処理装置を実現することができる。
は、演算回路の停止/実行状態が分岐処理前の状態に回
復できる。したがって、スタックがオーバーフローしな
い限9何重にでも分岐を実行することができ、単一命令
/複数演算型の装置方式にもかかわらず、使い易い汎用
的な処理装置を実現することができる。
以下、本発明の一実施例を図面により説明する。
第3図は画像処理用並列演算処理装置の構成例である。
図において、本発明に関係しない部分は省略しである。
1は実行命令発生回路であり、1からはあらかじめプロ
グラムとして与えられて内部に記憶されている実行命令
の列が、一定クロックCLKの周期に合わせて信号11
として順次出力される。
グラムとして与えられて内部に記憶されている実行命令
の列が、一定クロックCLKの周期に合わせて信号11
として順次出力される。
2は画像データの記憶されている画像メモリ、3a〜3
nは演算回路、48〜4nは本発明にかかわる実行制御
回路である。各回路は全て実行命令信号11と、外部か
らの一定りロック信号CLKによって駆動される。所望
の画像処理は、あらかじめ定められた実行命令の列が順
次実行されることによって達成される。
nは演算回路、48〜4nは本発明にかかわる実行制御
回路である。各回路は全て実行命令信号11と、外部か
らの一定りロック信号CLKによって駆動される。所望
の画像処理は、あらかじめ定められた実行命令の列が順
次実行されることによって達成される。
実行命令信号11のうち、12は画像メモリ2に対する
座標及び書込/読出しのための制御信号を含む命令であ
る。画像メモリのデータは信号線15a〜150を通じ
て演算回路3a〜3nとの間で転送される。演算回路3
a〜3nは実行命令13で指定される演算をクロック信
号CLKに同期して実行する。16a〜16nは、この
時の演算内容に応じた条件フラグであシ、たとえば演算
結果のオーバーフロー、負符号、データゼロ、などを示
すフラグである。また、178〜17nは、対応する演
算回路の演算を一時停止させるための制御信号でおる。
座標及び書込/読出しのための制御信号を含む命令であ
る。画像メモリのデータは信号線15a〜150を通じ
て演算回路3a〜3nとの間で転送される。演算回路3
a〜3nは実行命令13で指定される演算をクロック信
号CLKに同期して実行する。16a〜16nは、この
時の演算内容に応じた条件フラグであシ、たとえば演算
結果のオーバーフロー、負符号、データゼロ、などを示
すフラグである。また、178〜17nは、対応する演
算回路の演算を一時停止させるための制御信号でおる。
すなわぢ、17a〜17nの信号に”1″となるものが
あれば、対応する演算回路は実行命令13が何であって
も実行を停止する。
あれば、対応する演算回路は実行命令13が何であって
も実行を停止する。
実行制御回路48〜4nは本発明にかかわる回路であり
、本回路を付加することによシ本発明が実施される。実
行制御回路48〜4nは実行命令発生回路1からの実行
命令14に応じて制御フラグ16a〜16nの内容を評
価し、制御信号17a〜17nによって演算回路38〜
3nを制御する。
、本回路を付加することによシ本発明が実施される。実
行制御回路48〜4nは実行命令発生回路1からの実行
命令14に応じて制御フラグ16a〜16nの内容を評
価し、制御信号17a〜17nによって演算回路38〜
3nを制御する。
この制御を、先の発明の概要の項で述べたように行うこ
とにより、プログラムの中に分岐処理があっても並列演
算を実行することができる。
とにより、プログラムの中に分岐処理があっても並列演
算を実行することができる。
次に、全体の動作をも九少し具体的に説明する。
実行命令信号11は、前にも述べたごとく画像メモリ2
への実行命令信号12、演算回路38〜3nへの実行命
令信号13、および実行制御回路4a〜4nへの実行命
令信号14に大きく分割される。
への実行命令信号12、演算回路38〜3nへの実行命
令信号13、および実行制御回路4a〜4nへの実行命
令信号14に大きく分割される。
このうち、12は画像メモリのメモリアドレス情報及び
読出し書込制御信号を含み、演算回路3a〜3nのデー
タ信号線15a〜15nを介してのデータのメモリへの
記憶読出し動作を制御する。
読出し書込制御信号を含み、演算回路3a〜3nのデー
タ信号線15a〜15nを介してのデータのメモリへの
記憶読出し動作を制御する。
13は演算回路33〜3nの演算内容を指定する信号で
あシ、その内容によシ演算回路内に含まれるレジスタ間
の代数演算、論理演算、あるいは信号線15a〜15n
へのデータの出力、信号線15a〜15Hの内容の内部
レジスタへの書込み、さらに条件命令による演算器ステ
ータスレジスタ内容の信号線16a〜16nへの出力、
などを指定する。通常の演算プログラムの場合、実行制
御命令12と13とがクロック信号CLKに同期して順
次適切に指定されることによシ、画像メモリの任意の番
地の内容が信号線15a〜15rli介して演算回路に
読出されたり、また逆に演算回路の内容が画像メモリの
任意の番地に書込まれたシ、演算回路の内部で任意の演
算が行なわれたシしながら、所望の処理が実行されるこ
とになる。
あシ、その内容によシ演算回路内に含まれるレジスタ間
の代数演算、論理演算、あるいは信号線15a〜15n
へのデータの出力、信号線15a〜15Hの内容の内部
レジスタへの書込み、さらに条件命令による演算器ステ
ータスレジスタ内容の信号線16a〜16nへの出力、
などを指定する。通常の演算プログラムの場合、実行制
御命令12と13とがクロック信号CLKに同期して順
次適切に指定されることによシ、画像メモリの任意の番
地の内容が信号線15a〜15rli介して演算回路に
読出されたり、また逆に演算回路の内容が画像メモリの
任意の番地に書込まれたシ、演算回路の内部で任意の演
算が行なわれたシしながら、所望の処理が実行されるこ
とになる。
実行制御命令14は実行制御回路4a〜4nの機能を指
定する信号でおシ、判定分岐機能、停止/実行状態逆転
機能、停止状態回復機能、及び無変化(NOOP)機能
を指定する。判定分岐機能の場合は14で判定分岐を指
定するとともに13で条件命令を指定し、演算回路のス
テータスレジスタの丙谷を実行制御回路へと出力する。
定する信号でおシ、判定分岐機能、停止/実行状態逆転
機能、停止状態回復機能、及び無変化(NOOP)機能
を指定する。判定分岐機能の場合は14で判定分岐を指
定するとともに13で条件命令を指定し、演算回路のス
テータスレジスタの丙谷を実行制御回路へと出力する。
実行制御回路においては、そのステータスレジスタが指
定の値を持っているか否かを判定し、演算回路への停止
/実行制御信号を発生する。停止/実行状態の逆転機能
、回復機能の場合は、14でその機能を指定することに
より、次のクロックからの各演算回路の停止/実行状態
を変化させる。無変化(NOOP)機能の場合は、演算
回路の停止/実行状態を変化させないとの機能であシ、
先に述べた画像メモリと演算回路による通常の演算実行
時には、必ずこの無変化機能が14によって指定される
。
定の値を持っているか否かを判定し、演算回路への停止
/実行制御信号を発生する。停止/実行状態の逆転機能
、回復機能の場合は、14でその機能を指定することに
より、次のクロックからの各演算回路の停止/実行状態
を変化させる。無変化(NOOP)機能の場合は、演算
回路の停止/実行状態を変化させないとの機能であシ、
先に述べた画像メモリと演算回路による通常の演算実行
時には、必ずこの無変化機能が14によって指定される
。
本構成の回路のうち実行命令発生回路1は通常の計算機
のマイクロプログラム制御回路そのものであシ、/ヒと
えば市販のLSIであるAMD社製社製用Am2910
シ容易に実施できる。また、演算回路はレジスタファイ
ルを含む汎用演算回路であり、たとえば同じ<AMD社
製品Am29116によシ容易に実施できる。画像メモ
リ回路2は並列に読み書き可能な構成をもつ単純な記憶
回路であるので、市販LSIであるランダム記憶素子(
fLAM)によって容易に実施できる。したがって、本
実施例が実施可能であることを示すためには実行制御回
路の詳細を示し、前に述べた停止/実行制御機能が実施
可能であることを示せば充分である。以下、実行制御回
路4a〜4nのより詳細な回路例について説明する。
のマイクロプログラム制御回路そのものであシ、/ヒと
えば市販のLSIであるAMD社製社製用Am2910
シ容易に実施できる。また、演算回路はレジスタファイ
ルを含む汎用演算回路であり、たとえば同じ<AMD社
製品Am29116によシ容易に実施できる。画像メモ
リ回路2は並列に読み書き可能な構成をもつ単純な記憶
回路であるので、市販LSIであるランダム記憶素子(
fLAM)によって容易に実施できる。したがって、本
実施例が実施可能であることを示すためには実行制御回
路の詳細を示し、前に述べた停止/実行制御機能が実施
可能であることを示せば充分である。以下、実行制御回
路4a〜4nのより詳細な回路例について説明する。
第4図は実行制御回路4aの詳細な回路例である。4b
〜4nも全く同等の回路であるので、4aについてのみ
説明する。信号21は実行制御回路4aに与えられる実
行命令14の一部であって、判定すべき条件の内容を示
す信号である。
〜4nも全く同等の回路であるので、4aについてのみ
説明する。信号21は実行制御回路4aに与えられる実
行命令14の一部であって、判定すべき条件の内容を示
す信号である。
23は一致回路でおり、前記条件信号21が演算回路か
らの条件フラグ16aと一致したとき、一致信号24を
“1“とじて出力する。25は選択回路であシ、実行締
金14の中に含まれる機能命令22によってA1−A4
のうちの1つを選択し、信号26として出力する。すな
わち、■条件判定による停止機能の場合にはA1を選択
し、■停止/実行状態を逆転する機能の場合にはA2を
選択し、■回復機能の場合にはA3を選択し、■何もし
ない時にはA4を選択する。27は停止制御信号17a
を保持するためのフリップフロップ回路であり、信号2
6をクロック信号CLKに同期してセットする。28は
スタックポインタ回路であり、3Oはスタックポインタ
信号29に従って停止制御信号を記憶したシ、記憶内容
を信号31として出力するスタック回路である。すなわ
ち、この28.!=30はブツシュダウンスタック回路
を構成する。次に動作を説明する。
らの条件フラグ16aと一致したとき、一致信号24を
“1“とじて出力する。25は選択回路であシ、実行締
金14の中に含まれる機能命令22によってA1−A4
のうちの1つを選択し、信号26として出力する。すな
わち、■条件判定による停止機能の場合にはA1を選択
し、■停止/実行状態を逆転する機能の場合にはA2を
選択し、■回復機能の場合にはA3を選択し、■何もし
ない時にはA4を選択する。27は停止制御信号17a
を保持するためのフリップフロップ回路であり、信号2
6をクロック信号CLKに同期してセットする。28は
スタックポインタ回路であり、3Oはスタックポインタ
信号29に従って停止制御信号を記憶したシ、記憶内容
を信号31として出力するスタック回路である。すなわ
ち、この28.!=30はブツシュダウンスタック回路
を構成する。次に動作を説明する。
停止機能が制御信号22で指定されたときには、一致回
路23の出力信号24は停止制御信号17aとOR回路
で論理和をとられ、クロック信号CIJKのタイミング
でフリップフロップ回路27にセットされる。すなわち
、演算回路3aがすでに停止していて17aが1“とな
っている場合には停止状態を保持し、17aが”0”で
おって動作中の場合には条件一致信号24の内容に従っ
て次の停止/動作状態をセットする。また、同時にスタ
ックポインタ回路28によってスタックポインタ29を
+1するとともに、7リツプフロツプ27の前の状態を
スタック30に退避記憶する。タイミングを厳密に述べ
るなら、スタック30は変化前のフリップフロップの内
容をクロックに同期していったん保持し、スタックポイ
ンタ29の+1動作が完了したのちにスタック用記憶回
路の中に記憶する。その内容は、スタックポインタが再
び変化しない限シそのままスタック出力信号31として
出力する。すなわち停止機能動作後には現在の停止/動
作状態が信号17aとして出力され、そのひとつ前の停
止/動作状態が信号31として出力される。
路23の出力信号24は停止制御信号17aとOR回路
で論理和をとられ、クロック信号CIJKのタイミング
でフリップフロップ回路27にセットされる。すなわち
、演算回路3aがすでに停止していて17aが1“とな
っている場合には停止状態を保持し、17aが”0”で
おって動作中の場合には条件一致信号24の内容に従っ
て次の停止/動作状態をセットする。また、同時にスタ
ックポインタ回路28によってスタックポインタ29を
+1するとともに、7リツプフロツプ27の前の状態を
スタック30に退避記憶する。タイミングを厳密に述べ
るなら、スタック30は変化前のフリップフロップの内
容をクロックに同期していったん保持し、スタックポイ
ンタ29の+1動作が完了したのちにスタック用記憶回
路の中に記憶する。その内容は、スタックポインタが再
び変化しない限シそのままスタック出力信号31として
出力する。すなわち停止機能動作後には現在の停止/動
作状態が信号17aとして出力され、そのひとつ前の停
止/動作状態が信号31として出力される。
逆転機能の場合、選択回路でA2が選択されるので、も
し信号31が停止状態”1″ならばOR回路34を介し
てそのまま停止状態を保持し、信号31が0実行”状態
であれば現在の停止/実行状態17ae否定回路33で
逆転してフリップフロップ27にセットする。
し信号31が停止状態”1″ならばOR回路34を介し
てそのまま停止状態を保持し、信号31が0実行”状態
であれば現在の停止/実行状態17ae否定回路33で
逆転してフリップフロップ27にセットする。
回復機能の場合はA3が選択されているので、31の状
態、すなわちひとつ前の動作状態がフリップフロップに
セットされ、17aとなる。また同時に、スタックポイ
ンタ回路28によってスタックポインタ29が−1され
、スタック30はさらにひとつ前の停止/実行状態を信
号31として出力する。
態、すなわちひとつ前の動作状態がフリップフロップに
セットされ、17aとなる。また同時に、スタックポイ
ンタ回路28によってスタックポインタ29が−1され
、スタック30はさらにひとつ前の停止/実行状態を信
号31として出力する。
何もしない場合にはA4が選択されるので、フリップフ
ロップ27の出力がそのままクロック信号CLKに同期
してセットされ、状態は全く変化しない。
ロップ27の出力がそのままクロック信号CLKに同期
してセットされ、状態は全く変化しない。
以上のような回路を構成することによシ、すでに発明の
概要の項で述べた演算回路の停止/実行制御機能は完全
に実現できる。したがって、本発明が容易に実施可能で
あることは説明できた。
概要の項で述べた演算回路の停止/実行制御機能は完全
に実現できる。したがって、本発明が容易に実施可能で
あることは説明できた。
なお、前述の実施例では各演算回路38〜3nは実行制
御回路48〜4nからの信号17a〜17nでのみ停止
/実行を制御されるものとしたが、信号17a〜17n
を新たな論理回路に加え、実行命令14の一部でその論
理回路を制御し、かつその出力を改めて演算回路に入力
すれば、実行制御回路からの出力信号に優先して実行命
令で直接演算回路の停止を制御することも容易である。
御回路48〜4nからの信号17a〜17nでのみ停止
/実行を制御されるものとしたが、信号17a〜17n
を新たな論理回路に加え、実行命令14の一部でその論
理回路を制御し、かつその出力を改めて演算回路に入力
すれば、実行制御回路からの出力信号に優先して実行命
令で直接演算回路の停止を制御することも容易である。
このようにすればさらに高度な処理をプログラムとして
容易に実現できるが、上記実施例から容易に拡張できる
ものでアシ、本発明に含まれる。
容易に実現できるが、上記実施例から容易に拡張できる
ものでアシ、本発明に含まれる。
本実施によれば、単一命令/複数演算回路方式でも複雑
な分岐を含むプログラムを実行することが可能になシ、
その結果、高速汎用でかつ小型低価格の画像処理装置を
実現することができる。
な分岐を含むプログラムを実行することが可能になシ、
その結果、高速汎用でかつ小型低価格の画像処理装置を
実現することができる。
本発明によれば、複雑な分岐を含むプログラムと実行す
ることのできる単一命令/複数演算回路型の高速並列演
算処理装置ft8易に実現することができる。
ることのできる単一命令/複数演算回路型の高速並列演
算処理装置ft8易に実現することができる。
したがって、従来のように完成された計算機を複数個差
べて並列に処理を実行する形の並列演算処理装置にくら
べて大幅に装置を小型化することができる。
べて並列に処理を実行する形の並列演算処理装置にくら
べて大幅に装置を小型化することができる。
この装置は、画像処理のように大量のデータに対して同
一の演算処理を行う場合に特に有効であり、たとえば、
小型できわめて汎用的で、かつ高速な画像処理装置を提
供できる、という効果がある。
一の演算処理を行う場合に特に有効であり、たとえば、
小型できわめて汎用的で、かつ高速な画像処理装置を提
供できる、という効果がある。
第1図は並列演算処理装置におけるプログラム実行方法
を示す図、第2図はさらに複雑なプログラムの実行方法
を示す図、第3図は本発明の実施例である画像処理装置
の全体構成図、第4図は本発明に係る実行制御回路のさ
らに詳細な説明図である。 1・・・実行命令発生回路、2・・・画像メモリ、3a
〜3b・・・演算回路、4a〜4n・・・実行制御回路
、16a〜16n・・・条件フラグ、17a〜1711
・・・停止制御信号、23・・・一致回路、25・・・
選択回路、27・・・フリップフロップ回路、28・・
・スタックボ挙1回(α) 不j口(4) 系?同
を示す図、第2図はさらに複雑なプログラムの実行方法
を示す図、第3図は本発明の実施例である画像処理装置
の全体構成図、第4図は本発明に係る実行制御回路のさ
らに詳細な説明図である。 1・・・実行命令発生回路、2・・・画像メモリ、3a
〜3b・・・演算回路、4a〜4n・・・実行制御回路
、16a〜16n・・・条件フラグ、17a〜1711
・・・停止制御信号、23・・・一致回路、25・・・
選択回路、27・・・フリップフロップ回路、28・・
・スタックボ挙1回(α) 不j口(4) 系?同
Claims (1)
- 【特許請求の範囲】 1、複数の演算回路に、共1通の実行命令を印加し、そ
の実行命令を時系列的に切替えることで、所望の演算を
実行する並列型演算処理装置において、 個々の上記演算回路に、印加される実行命令の内容にか
かわらず外部から動作を停止(HOLD )させる第1
の手段と、演算結果の状態(STATUS )を外部に
出力する第2の手段を設け、さらに前記実行命令の1部
のコードによって制御され、第2の手段の出力を入力と
して第1の手段を制御する第3の手段を設け、 その第3の手段は、少なくとも 第2の手段の出力に応じてその時点からの個個の演算回
路の動作を停止させる条件付停止手段と、 停止させられている演算回路を再び実行可能にさせる回
復手段、 を有することを特徴とする並列型演算処理装置。 2、第3の手段は、各演算回路の実行/停止状態を逆転
させる手段有することを特徴とする第1項記載の並列型
演算処理装置。 3、第3の手段は、演算回路の現在の実行/停止状態を
一保持する第4の手段と、過去の実行/停止状態を記憶
する第5の手段と、条件付停止機能の実行時、第4の手
段の内容を第5の手段に記憶させるとともに、第4の手
段の内容が“実行”状態の場合のみ停止を可能にする手
段と、回復機能の実行時、第5の手段に記憶された実行
/停止状態のうち、最も最近に記憶された状態に実行状
態を戻すとともに、第5の手段からその状態を消去する
手段と、 を有することを特徴とする第1項記載の並列型演算処理
装置。 4、第3の手段は、逆転機能実行時、第5の手段に記憶
された実行/停止状態のうち、最も最近に記憶された状
態を参照し、その状態が“実行”状態の場合のみ実行/
停止状態を逆転させる手段を有することを特徴とする第
3項記載の並列型演算処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58241993A JPH0654505B2 (ja) | 1983-12-23 | 1983-12-23 | 並列型演算処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58241993A JPH0654505B2 (ja) | 1983-12-23 | 1983-12-23 | 並列型演算処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60134957A true JPS60134957A (ja) | 1985-07-18 |
JPH0654505B2 JPH0654505B2 (ja) | 1994-07-20 |
Family
ID=17082648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58241993A Expired - Lifetime JPH0654505B2 (ja) | 1983-12-23 | 1983-12-23 | 並列型演算処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0654505B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62119675A (ja) * | 1985-11-13 | 1987-05-30 | アルカテル・エヌ・ブイ | 内部セル制御及び処理を伴うアレイ再構成 |
JPS6394353A (ja) * | 1986-09-15 | 1988-04-25 | スィンキング・マシーンズ・コーポレーション | 誤り訂正方法及び装置 |
JPS63291178A (ja) * | 1987-05-22 | 1988-11-29 | Matsushita Electric Ind Co Ltd | ディジタル信号処理装置 |
WO1995009399A1 (fr) * | 1993-09-27 | 1995-04-06 | Ntt Mobile Communications Network Inc. | Multiprocesseur |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56127266A (en) * | 1980-03-10 | 1981-10-05 | Ibm | Method of executing and controlling command stream |
-
1983
- 1983-12-23 JP JP58241993A patent/JPH0654505B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56127266A (en) * | 1980-03-10 | 1981-10-05 | Ibm | Method of executing and controlling command stream |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62119675A (ja) * | 1985-11-13 | 1987-05-30 | アルカテル・エヌ・ブイ | 内部セル制御及び処理を伴うアレイ再構成 |
JPS6394353A (ja) * | 1986-09-15 | 1988-04-25 | スィンキング・マシーンズ・コーポレーション | 誤り訂正方法及び装置 |
JPS63291178A (ja) * | 1987-05-22 | 1988-11-29 | Matsushita Electric Ind Co Ltd | ディジタル信号処理装置 |
WO1995009399A1 (fr) * | 1993-09-27 | 1995-04-06 | Ntt Mobile Communications Network Inc. | Multiprocesseur |
US5815680A (en) * | 1993-09-27 | 1998-09-29 | Ntt Mobile Communications Network, Inc. | SIMD multiprocessor with an interconnection network to allow a datapath element to access local memories |
Also Published As
Publication number | Publication date |
---|---|
JPH0654505B2 (ja) | 1994-07-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4187539A (en) | Pipelined data processing system with centralized microprogram control | |
US4181942A (en) | Program branching method and apparatus | |
JP2665081B2 (ja) | マイクロコンピュータのレジスタ間データ転送方式 | |
US5119324A (en) | Apparatus and method for performing arithmetic functions in a computer system | |
US5053986A (en) | Circuit for preservation of sign information in operations for comparison of the absolute value of operands | |
JPH0346850B2 (ja) | ||
JPH05342084A (ja) | データ記憶装置及びデータ記憶方法 | |
JPS60134957A (ja) | 並列型演算処理装置 | |
EP0447101A2 (en) | Processor with data format-independent instructions | |
US5327537A (en) | Apparatus for controlling instruction execution in a pipelined processor | |
JPS6161416B2 (ja) | ||
JPS594049B2 (ja) | コンピュ−タ装置 | |
JPS58178464A (ja) | 並列演算処理装置 | |
RU2066067C1 (ru) | Центральный процессор для многопроцессорной вычислительной системы | |
US4723258A (en) | Counter circuit | |
JPH03271829A (ja) | 情報処理装置 | |
JPS63226764A (ja) | 高速浮動小数点演算システム | |
JPH0222413B2 (ja) | ||
JPS59123934A (ja) | プログラム可能な論理制御装置 | |
JP2781779B2 (ja) | 分岐制御回路 | |
JP2511063B2 (ja) | パイプライン制御方式 | |
JPH0338613B2 (ja) | ||
JPS6250855B2 (ja) | ||
JPS6155731A (ja) | コンデイシヨンコ−ド判定機能を備えるプロセツサ | |
JPS60193046A (ja) | 命令例外検出方式 |