JPS58501560A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 インターリーブ・アドレス入力およびインターリーブ命令およびデータ出力を有 するメモリーを備えたマイクロプロセッサ 発明の背景 本発明はマイクロプロセッサに関し、さらに詳述すれば、外部メモリー・フェッ チを必要としない命令と、外部メモリー・フェッチを必要とする命令を採用する マイクロプロセッサに関する。外部メモリー・フェッチを必要としない命令は、 タイプ■命令という一方、外部メモリーから必要なデータをフェッチする必要が ある命令は、以下タイプ■命令という。一般に、タイプ■命令は２つの部分から 成立つ：１つの部分はオペランド−フェッチ・ルールであり、他方はオペレーシ ョンルールである。タイプ■命令を言語表現化すれば、例えば゛アキュムレータ を補完せよ、′となる一方、タイプ■命令を言語表現化すれば例えば“指標レジ スタＲ３によってポイントされたメモリ・−の内容をフェッチしこの番号をアキ ュムレータに加えよ。″となる。

マイクロプロセッサ、特にシグナルプロセッサ、の性能を測るのに非常に重要な 要素は、１秒間に行うこするためのよく知られた技術は一般に゛パイプライン化 といわれるもので、これにより１つまたはそれ以上数の命令が、最初の命令の実 行が完了するまえに、フェッチされる。

またマイクロプロセッサ技術においては、より少ないバスを用い、入出力ビンの 数を減す一方、外部メモリーを簡単にし、かつフＡン・ノイマン技術を可能にす ることが好ましく、これにより命令およびデータ・メ［リ−は同じ装置を共用す ることができる。

本発明は、特にタイプエおよびタイプ■に命令を採用するマイクロプロセッサに 適しており、２つのバス、すなわちアドレス・バスと命令データ・バスとてパイ プライン化が可能である。そのような機械では異った種類の命令や、それに伴な うＲ゛延は、処理動作の編制に困難をきたす一方、貴重な演算時間の浪費につな かり、１秒間に達成することのできる動作回数を減する従って、本発明の目的は 、マイクロプロセッサの演算機能を高めることにある； 本発明の他の目的は、マイクロプロセッサのサイクルを最適に利用するために、 機械内での、異った数種類の命令に関連する動作流れの同期を達成することにあ る。

本発明の特筆すべき目的は、パイプライン方式、２種類命令方式、および２ハス 技術を採用したマイクロプロセッサの効率を高めることにある。

上述の目的を達成するために、本発明はデータ・アドレルをバッファーする手段 、命令を遅延される手段、およびこれらの素子を制御する制御手段を設け、最適 な処理を達成するものである。

本発明によって、いくつかの利点がもたらされる。

初めに、命令およびデータを同じバスにインター・リーブすることができること である。各サイクルにおいて有用なメモリー・フェッチが行なわれる。命令をエ ンコードするに際し、最大の融通性が得られる。命令の実行速度は可能な限りほ とんど均一にすることかで第１図は、本発明の好ましい実施例のブロック線図を 示す。

第２Ａ図は、命令およびデータがインター・リーブ４ されている様子、それらのアドレスおよびそれらがアドレス・バスに現われてく る相対的なタイミング、そして命令データ・バスの好ましい実施例を示す。

第２Ｂ図は、バス仲介器として作用するｌＲ８−１゜５信号の動作を示す。

第２Ｃ図は、第２図の他の動作に対応し、デコーダ入力のタイミングを示す。

第２Ｄ図は、第２図の他の動作に対応し、ＤＡＢバッファーのローディングのタ イミングおよびデコーダの出力タイミングを示す。

第２Ｅ図は、ｌＲ３０，ＩＩＩｔｌｌｌ信号およびＸレジスターの内容ならびに 命令レジスター、実行レジスターの位置およびタイミングを示す。

第３図は、好ましい実施例を示すのに、有益な典型的なプログラム・セグメント を示す。

第４図は、好ましい実施例の状態シーケンサの動作を表わす真理表および状態プ ログラムである。

第５図は、状態シーケンサのロジック・ダイヤグラムである。

第６図は、例証的な命令フォーマットを示す。

好ましい実施例のマイクロプロセッサの構造を第１図に示す。図示する如く、こ のマイクロプロセッサは、２本のバス、すなわちアドレス・バス１１および命令 ／データ・バス１３を利用するものである。マイクロプロセッサのロジックの組 合せや、デコーダによる実際的な遅延は、オペランド・フェッチ・ルールの翻訳 、およびオペランドのアドレスの発生のために、１１／２サイクルでディクテー トする。１１／２サイクルは、またアドレスを与えたり、メモリーからデータを 呼出すために必要である。全時間、すなわち３サイクルは、好ましいロジック族 ＮＭＯ８ＬＳＩと一致し、かつ好ましい実施例の“パイプライン化遅延パを構成 する。

このロジック・タイプは、またシステムが動作するクロックの最大速度をディク テートする。

第１図はプログラム・カウンタおよびスタック１５を示し、該スタック１５は、 プログラム・アドレス・バス（ＰＡＢ）１２を通り、セレ、クタ１４を介してメ モリー装［１９をアドレスするアドレス・レジスタ１７へ、プログラム・アドレ スを供給する。

プログラム・カウンタ１５からのアドレスに応答して、力し、該出力をメモリー 出力レジスタ２３に送り、ざらに命令／データ・バス１３を通り出力レジスタ２ ５へ送る。

アドレス・レジスタは第１図に示す５つの゛フレーミング（ｆｒａｍｉｎｇ　） 　”レジスター７．２３．３６，３９．２５のうちの１つである。これらの゛レ ジスタ″は記憶用のためではなく、むしろこれらを通る信号を整形し、鋭くし、 かつ適当に遅延させるために設けである。

該命令は、アドレス命令デコーダ２９へ与えられ、命令レジスタ２７へと導かれ る。プログラム・カウンターへとつながっている制御線３０は、ジャンプ、サブ ルーチン・コールおよびリターンを制御する。

アドレス命令デコーダ２４は、命令のオペランド設置部分をデコードし、そして 、デコードされた出力を、データ・アドレス制御線３１を介・してデータ・アド レス発生器３３へ供給する。データ・アドレス発生器３３は、データ・アドレス を出力し、それをデータ・アドレス・バス（ＤＡＢ）１１を介して弾性バッファ ー３５へ送る一方、該弾性バッファー３５は、例えば１つのデータ・アドレスを 記憶し、後でそれをセレクタ１４およびアドレスレジスター７を介して、メモリ ー装置１９へ供給する。

好ましくは、データ・アドレス発生器は、公知の間接的なアドレス技術を採用す る。好ましい実施例では、４つの指標レジスタを採用し、夫々の指標レジスタか らアドレスが発生可能になっている。デコーダ２９は、適辺な指標レジスタを選 択する。動作において考察された命令は、置替え分野および指標レジスタを読め という命令を含むことも可能である。命令された指標レジスタ内のアドレスは、 アドレス・バスに読みだされると共に、これと平行してその内容は置替え分野の 内容に基づき増加または減少される。

あるオペランド・フェッチ・ルールにおいては、記憶・書込み操作が実行される ことを要求されることもある。この場合ＷＲＩＴＥ信号６０は、アドレス・レジ スタ１７を介し、ＡＣＣＲＥＧ４３に存在するデータを、レジスタ６２を介して メモリーに書込み可能な状態にもたらす。リード（Ｒｅａｄ）サイクルの結果と 同様にして、これと同じデータは命令データ・バスに現われる。

有益なアドレス発生技術は、他にも知られており、本発明は上述の特定技術にの みに限定されるものではない。

命令は、またマイクロプロセッサによって将来なされるべき実行のために、命令 レジスタ２７に保持される。

８ 実行は、従来の回路によって達成きれ、該従来の回路には実行レジスタ３６、操 作デコーダ３７、レジスタ３９、演算ロジック・ユニット（ＡＬＵ）４１、アキ ュムレータ４３およびデータ・レジスタ４５を含む。操作デコーダは命令をデコ ードし、デコードした出力を実行レジスタへ供給する。データ・レジスタ４５は 、実行レジスタ３６に保持された命令を実行するために必要なデータ・ワードを 記憶する。データ・レジスタ４５のローディングは、ＪＲ８Ｏ信号５３によって 制御される。ＡＩ−Ｕ４１への線４７の他方のデータ入力は、アキコムレータ４ ３の出力である。

演算部分には一組以上、好ましくは二組、のアキュムレータを採用する。従って 、ＡＬＵ４１への゛Ａ″入力は、第１または第２アキユムレータのいずれか一方 からの信号を受ける。好ましくは、命令は設けられ、それによりメモリー１９に 戻されるべきいずれかのアキュムレータの出力を可能にする。ＡＬＵ４１それ自 身は、通常パイプライン遅延のいくつかのユニットと関連性がある。以下に説明 する如く、好ましい実施例におけるデータは、レジスタ３９に適切な命令が送ら れると同時に、Ａ１−Ｕ４１のＢ入力に到達するように時間調整さ特表昭５８− ５０１５　に　（１（４）れている。

本発明においては、アドレス・バス１１での命令アドレスおよびデータ・アドレ スの最適なインターリ−ビン７グおよび命令／データ・バスにおいての命令およ びデータの最適なインターリ−ピングは、ＤＯＢ　（バス上のデータ）発生器４ ５によって達成される。図示する如く、ＤＯ８発生器４５はアドレス命令デコー ダ２つから入力を受ける。これはＤＡＲ（データ・アドレス・リクＪスｌ−）信 号であり、この信号は、データ・アドレス発生器によるデータ・アドレスの発生 と同時に発生する。

ＤＡＲ信号は、デコードされた命令がデータ・フェッチを伴うか否かを示す。

ＤＯＢ発生器４５は、５本の線４９，５１，５２．５３に制御信号を供給する。

線５３上の制御信号Ｉ　Ｒ８Ｏが真実であれば、命令レジスタはシフトされる。

もし制御信号ｌＲ３０が誤りであれば、Ｘ　ＲＥＧｄ５はロードされる。

制御信号ＤＡＢ　Ｂｕｔ’　Ｌｏａｄ　、４９は、い−）　Ｄ　Ａ　Ｂ　１１を ＤＡＢバッファー３８にロードすべきかを決定する。

線５２上の制御信号ＰＡＢ　５ＥＬＥＣＴは、プログラム・アドレス・バス（Ｐ ＡＢ）１５からのプログラム・０ アドレスがアドレス・レジスタにゲートされたか否かを決定する。ＰＡＢ　５Ｅ ＬＥＣＴｉ５０上の制御信号は、データ・アドレス発生器の出力がアドレス・レ ジスタ１７に出力されたか否かを決定する。制御信号ＤＡＢ　ＢＵＦ　５ＥＬ５ １はＤＡＢバッファー３８の出力がアドレス・レジスタ１７に直接に出力された かどうかを決定する。従って制御信号５０および５１は、バッファーの゛弾力性 ″を与えるものである。また、ＤＯ８発生器がデータ・アドレス出力を引起す場 合は、プログラム・カウンター１５を禁止する。

ＤＯ８発生器の機能は、マイクロ−タイミング・スロット（ＩＲ８信号）の発生 、ＤＡＢ、ＤＡＢバッファーおよびＰＡＢバスのための仲介バスとしての作用お よびプログラム・カウンターの増加である。

第４図は好ましい実施例におけるＤＯ８発生器の設定を示す。第５図は、可能な 全ての状態の状態地図、および１つの状態から他の状態への移°動のための必要 な条件を示す。

Ｄ０８発生器は、マイクロプロセッサおよびＡＬＵの回路のための命令およびデ ータ・タイミング・スロット（マイクロルタイミング）を発生する。第５刊は、 可能な全ての状態の状態地図１つの状態から、他の状態への移動のだめの必要な 条件を示す。

上述した如く命令は、２種類のタイプに分けることがｔ゛きる： Ａ、オペランドをフェッチするものであって：すなわちデータ・スロットを０） 作するものである。（タイプ■） Ｂ、オペランドをフェッチしないものであって：すなわちデータ・スロットを創 作しないものである。

（タイプ■） データ・スロットおよび命令フェッチをインター・リーブするルールは： １、もし必要であれば、命令Ｎのためのデータ・スロットは命令Ｎ＋２を７エツ チ′した後、即座に創作される。

２、命令フェッチは全てのデータ・スロットのすぐ後に続く。

ＤＯ８発生器はデータ・アドレスまたは命令アドレスのいずれか一方を選択する 。フェッチした結果は３バス・サイクル後のメインデコーダｈ日らのＤＯ８発生 １２ パイプライン構造（ハードウェアの違延）によるものである。

アドレス命令デコーダは、ＤＡＲ（データ・アドレスイ・リクエスト）と呼ばれ る信号を発生する。タイプ■命令に応答してこの信号は真実とされ、またタイプ ■命令に応答してこの信号は誤りとされる。

好ましい実施例においては、外部でトリガーされるリセッ１へ（例えばパワーオ ンに応答するもの）がある。

リセット・サイクルは状態１４においてＤＯ８発生器を離れる。それはタイプ■ 命令がデコードされないかぎり（ＤＡＲ＝Ｏ）　、状態１４にとどまる。

この状態において、ＰＣカウンターは増加され、その内容はアドレス・バスに廻 され、かつｌＲ８−１゜５信号は真実とされ、命令はデ・−タ・バスにある旨指 示され表示される。ＴＲ８信号は、他のマイクロプロセッサ回路のために指示お よびデータ・スロットを確立するので、最も重要な信号である。、もし、状態１ ４において、ＤＡＲ＝１、ＤＡＢバスが可能とされ、その内容がアドレス・バス に直接移されたとすれば、ＰＣカウンターはその増加が禁止される。このＴＲ８ 信号はローになり、発生器は状態６に突入する。

状態６において、ＰＣカウンターは増加される。もし、ＤＡＲ＝Ｏであれば、Ｐ Ｃの内容はアドレス・バス上に乗せられる。ＴＲ３信号はハイとなり、発生器は ゛状態１０に入る。もし、ＤＡＲ＝１であれば、ＰＣの内容はアドレス・バスに 乗せられ、ＴＲ８はハイになり、ＤＡＢバッファー３８はＤＡＢバスの内容でロ ードされ、そして発生器は状態１１に入る。

状態１０において、ＰＣカウンターは増加される。もし、Ｄ＝Ｏであれば、ＰＣ の内容はアドレス・バスに乗せられ、ＴＲ８はハイとなり、そして発生器は状態 １２に入る。もし、ＤＲＡ＝１であれば、ＰＣの内容はアドレス・バスに乗せら れ、ＴＲ８はハイとなり、ＤＡＳバッファー３８はＤＡＢバスの内容でロードさ れそして発生器は状態１３に入る。

状態１１において、ＰＣカウンターはカウントが禁止される。もし、Ｄ−〇であ れば、ＤＡＢバッファー３８の内容はアドレス・バスに乗せられ、ＴＲ３はハイ に位置され、そしてＤＯＢ発生器は状態４に入る。もし、ＤＡＲ＝１であれば、 ＤＡＢバッファー３８の内容はアドレス・バスに乗せられ、続いてＤＡＢバスに 保持される新しい情報でレジスタはロードされる。ＩＩｊＳ信４ 号はハイとなり、そしてＤＯＢ発生器は状態５に入る。

状態４，５，１２．１３においては、デコー　タ２９はＩ／Ｄバス１３にデータ が乗っているという理由で不能にされ、状態４において、ＰＣは増加され、その 内容はアドレス・バスに乗せられる。ＴＲ８はローになり、データはデータ・バ スに存在することを告げる。ＤＯＢ発生９器は状態１０に入る。

状態５においてＰＣは増加し、そしてその内容はアドレス・バスに乗せられる。

ＤＡＢバッファー３８は、［）ＡＢババス内容でもってロードされる。ＴＲ８は ローとなり、そしてＤＯＢ発生器は状態１１に入る。

状態１３において、ＰＣはカウントすることが禁止される。ＤＡＢバッファー３ ８の内容は、アドレス・バスに乗せられる。ＴＲ８はローになり、そしてＤＯＢ は状態６に入る。

状Ｍ１２において、ＰＣは増加され、そしてその内容はアドレス・バスに乗せら れる。ＴＲ３はローになり。

そしてＤＯＢは状態１４に入る。

従って、ＤＯ８発生器の機能はマイクロータイミン５ グ・スロット（ＴＲ３信号）を発生すること、ＤＡＢＤＡＢバッファーおよびＰ ＡＢバスのための仲介バスとして作用すること、およびプログラム・カウンター の増加することである。

ＤＯ８発生器のロジック設定は、第５図に示されている。これにはいくつかのイ ンバータ　５５，５６，５７，５８　：いくつかのＡＮＤゲート６０，６１，６ ２，６３，６４　：いくつかのＮＯＲゲー１〜６７．６８，６９，７０　：そし て４つのＤフリップ−フロップ７３．７４．７５　、７６　：を含み、図示する 如く接続されている。発生器の入力はＤＡＲであり、そして発生された出力には ｌＲ８−１，５およびＤＡＢＢ、ＵＦ　ＬＯＡＤ：ＤＡＢ　ＢＵＦ　、５ＥＬＥ ＣＴ、ＰＡＢ　５ＥＬＦＣＴ／ＰＣＩＮＣ，ＲＥＭＥＮＴ＋および［）ＡＢ　５ ＥＬＥＣ王制御信号を含む。この回路の機能は、第４図のＤＯＢ発生器の真理表 、および状態シーケンス・ダイヤグラムによって表わされる。

次に第２図および第３図を参照しながら動作の一例を説明する。まず初めに機械 の状態は１列に並ぶ３つの指示がメモリーからフェッチされ、夫々はデータ・フ ェッチを必要とするものと仮定する。第３図はそのような一連の指示を必要とす るルーチンのセグメント１６ を示す。

第２図においてＩｏ、ＩＩ、Ｉ２夫々はデータ・スロワｌ〜を必要とする。Ｉｃ はできるだけ速く、デコードさｈ、Ｉｏによって要求されるデータ・スロットの ためのアドレスＡＤｏはＤＡＢに乗せられ、そしてその後できるかぎり速くアド レス・バス１１に乗せられる。

特筆すべきは、メモリー遅延および最小のデコーダ遅延の組み合せは、Ｉｏのた めのアドレスはアドレス・バ２に乗っている、時点Ｏからバス上の時点ＡＤｏ点 までの３クロツクサイクルを必要とする。Ｉ１はＩＯ近傍のＩ１０バスに達する が、ＤＯ８動作ルールによれば、Ｉ３のためのアドレス′″３″は、ＡＤＩ、す なわちアドレス・バス上のＩ１のためのデータのためのアドレス、を乗せる前に アドレス・バスに乗せられる。

これは１１がＩ／Ｄバスに乗っている点からＩｔ’ｓデータ、Ｄｌ、がＴ／Ｄバ スに乗っている時点までの間における４ユニツトの遅延をもたら、す。同様に、 Ｉ２’ＳデータＤ２はＩ４がフェッチされるまではＩ／Ｄバスにまで進まず、Ｉ ２がＩ／Ｄバスに乗っているときからＤ２がＴ／Ｄバスに乗っているまでの間の ５ユニツトの遅延をもたらす。

他方、指示Ｉｏ、Ｉ＋、Ｉ２はＩ　Ｒ８Ｏ信号（第２Ｅ図に示す）の制御に基づ いて指示レジスタに進む。

データ・スロットが発生されると、ｌＲ３０はローとな１す、その結果データ・ スロットがＩ／Ｄバスに現われてもシフトは行われない。従って、指示レジスタ を介するＩｏは、データＤｏがＸレジスタにマツプされるよりも１／２クロツク サイクル以前に、実行レジスタに到達する。これは第２Ｅ図の線ＥＸＥＣＲＥＧ お５よひＸ　ＲＥＧより明らかである。次いで、デコーダの出力Ｃ（ｉｏ）はフ レーミングレジスタ３９を介するＤｏと同時にＡ　Ｌ　Ｕに供給される。

第２Ｄ図および第２Ａ図はＤＯ８発生器と関連して弾性バッファーの動作を示す 。これはＤＡＢバス出ｐをＩ１０バスと比較することによって特に知ることがで きる。Ａ　Ｄ　ｏは、ＩｏがＩ／’Ｄバスに現われてがら１サイクル後にＤＡＢ に現われる。ＡＤＩは、１１が１／Ｄバスに現われた後、１クロツクサイクル後 にＤＡＢバスに現われ、そのデータ・アドレス・バッファー３８において、弾性 バッファー３５によりバッファーされる。このバッファー動作と並列的に、指示 ３のアドレスはアドレス・バスに乗せられる。アドレス・バス８ に′３″が乗る以前においてはＡＤｔはアドレス・バスに現われないので、バッ フ１−の動作を見ることができる。従ってＤＡＢからＤＡＢバッファーそしてア ドレス・バスヘステップされる。

ＡＤ２はＤ　Ａ　Ｂ　３８　（第２Ｄ図）において十分長く遅延されるため、Ａ ＤＩおよび°゛４″は、いずれもアドレス・バスに現われる。Ｄｏの到達ゆえに 、ＡＤ２は２サイクル分留まる。すなわち、Ｄｏの到達はｌＲ３０の動作により デコーダを不能状態にする。従って、もはや新しいデータ・アドレスを発生させ ることはできない。

第３図は、第２図に示すパターンにより得られる１連の指示を示す。最初の指示 であるＩｏは、“＠レジスタ１を読め”ＲＲ１命令で、ＭＶＰ　（“正極をＡし へ移動せよ”）動作と組合さって、データ・７エツチを必要とする。１１は、Ｒ Ｒｌ−１であり、Ａｏに加えよの命令である。（Ｔｏには＋１が含まれており、 この＋１は指標レジスタの増加を示し、従ってこのレジスタにおける次のフェッ チは隣に隣接するメモリーの位置からである。）Ｉ２は“レジスタ３を読め”Ｒ ＥＧであり°“正極を　Ａ１へ移動せよ”である。Ｉ３はジャンプであり、１４ はジャンプする目的地を与える。Ｉ５は“ルジスタ１に書込め“指示である。１ １は減少を含んでいたので、レジスタ１Ｒ＋を再び命令しｂ初の位置に戻る。

機械の遅延ゆえ、ＰＣはＩ４に至るまでは、ジャンプによって影響を受けない。

ジャンプの目標地はＩ／Ｄバスに環われ、それゆえ１５は以前のＰＣの古い値か らフェッチされる。Ｉ、ｌＬがＩ／Ｄバスに現われると、Ｐ、Ｃカウンターは、 次のフェッチが位置８ｏの’８０がらフェッチされるように修正される。アドレ ス３および４における“’ＰＣ等しい″場合のパジャンプ″の命令はデータ・ス ロットを必要としない。従って、ＤＯ８発生器の動作により、アドレスＡＤ２の 後、中間に全くデータ・スロットをもたない一連の３つの指示が現われる。″ル ジスタ１に書込め″指示であるＩ５はＡ、Ｄ５の結果となり、それは“５”がア ドレス・バスに乗ったあと３スロツト目に挿入される・。（第２図参照）ＤＯ８ 発生器４５の動作により、一連の命令は可能なかぎり均一に動作され、いくつか のスロットに対しＤ２が利用可能となる。

ＡＬＬＪは１サイクルよりも長い動作を行なうことも２０ 可能である。ｌＲ８０および命令の性質は、ＩＲ３の第２寅行を禁止するために 用いることができる。そして、■レジスターの遅延を用いることにより弾力性を 得ろことができる。

第６図は命令フォーマットの例証的なものを示し、第６Ａ図はタイプ■命令を示 す。例示したものは間接的読取りである。命令の最初の部分はデータ・フェッチ の種類を示す。第２の部分は指標レジスタ接点に加えるべき画賛えを示す。第３ の部分はレジスタの指定を行なう。これら３つの部分はオペランド・フェッチ・ ルールを構成する。第４番目の部分は実行されるべき動作の命令を与える。

第６Ｂ図はタイプ■命令の１例を示す。第１ビツトの部分は、特定のレジスタの 内容はオペランドとして用いるべきである旨を示す。尚、レジスタ・フェッチに おいてはバス・サイクルを必要としない。第２部分はレジスタの一致を示し、第 ３の部分は実行すべき動作を示す。例えば、この命令は、゛レジスタの内容を取 出しそれをアキュムレータに加えよ”という命令にすることも可能である。本発 明に係る技術の利点は命令のビット位置において自由度が持たせてあり、命令フ ォーマットに固定された要求がないということである。

フドレス　に　４゛　今　−一 ダイブＸ　全全一＠ＪＬ表しシヌダとＭ接的ｔで読め身　ピ 手続補正書（方劫 昭和５８年　７月　６幡圃 ＝許庁長宮　殿 ４件の表示 、；１ ＰＣＴ／ＵＳ　８２１０１２６４ シ明の名称 マイクロプロセッサ １正をする者 事件との関係　特許出願人 国籍　アメリカ合衆国 」正命令の日付　昭和５８年６月７日（発送日）１正の対象 明細書 マイクロプロセッサノ 発明の背景 本発明はマイクロプロセッサに関し、さらに詳述すれば、外部メモリー・フェッ チを必要としない命令と、外部メモリー・フＪツヂを必要と覆る命令を採用づる マイクロプロセッサに関する。外部メモリー・フェッチを必要としない命令は、 タイプ■命令という一方、外部メモリーから必要なデータをフェッチする必要が ある命令は、以下タイプ■命令という。一般に、タイプ■命令は２つの部分から 成立つ、１つの部分はオペランド−フェッチ・ルールであり、他方はオペレーシ ョンルールである。タイプ■命令を言語表現化すれｌよ、例えば゛アキュムレー タを補完せよ、“となる一方、タイプ■命令を言語表現化すれば例えば“指標レ ジスタＲ３によってポイントされたメモリーの内容をフェッチしこの番号をアキ ュムレータに加えよ。″となる。

マイクロプロセッサ、特にシグナルプロセラか、の性能を測るのに非常に必要な 要素は、１秒間に行うことのできる動作の数である。そのような利用率を達成国 際調査報告

Claims (1)

1. 【特許請求の範囲】 １、メモリーは、プログラム・カウンタ一手段またはデータ・アドレスによりア ドレスされ、それに応答し？該メモリーから命令またはデータ・ワードを出力し 、さらに該命令は演算ユニットにより実行されるべき動作の情報を含み、該デー タは該演算ユニットにより処理されるマイクロプロセッサにおいて、該メモリー に与えれるデータ・アドレスおよび命令アドレスをインター・リーブし、さらに 該メモリーから出力されるデータおよび命令をインター・リーブして取出す手段 を設け、命令および対応するデータをＡＬＵの実行時間に遅れることなく与える ことを特徴とするマイクロプロセッサ。 ２、マイクロプロセッサにおけるメモリー・アクセスをインター・リーブする方 法であって、命令Ｎ＋にの７エツチ後、もし必要であれば、ただちに命令Ｎのた めのデータ・スロットを形成し、尚ここでＫはパイプライン遅延によって決定さ れ、各データ・スロットの後、ただちに命令をフェッチするようにしたことを特 徴とするマイクロプロセッサのインタリーブ方法。 手段と； 該メモリーから出力される命令を複数個保持する手段仁： 該バッファ一手段および保持手段を制御する一方、該メモリーへの命令アドレス およびデータ・アドレスの供給を制御する手段を設けたことを特徴とするマイク ロプロセッサ。 ４、データおよび命令を保持するメモリーと；該メモリーに命令アドレスを与え るためのプログラム・カウンタ一手段と； 該メモリーにメモリー・アドレスを与えるための手なう手段と； 複数の命令を保持する手段であって；該手段に供給し、演算動作を実行する手段 と；およびデータ・アドレスまたは命令アドレスが該メモリーに供給されたかど うかを制御する一方、該命令保持手段を躬御して、命令の到達と該演算動作実行 手段における適正なデータとを同期させて制御する手段を設け２４ たことを特徴とするマイクロプロセッサ。