JPS598845B2 - チヤンネル制御方式 - Google Patents
チヤンネル制御方式Info
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- JPS598845B2 JPS598845B2 JP14388578A JP14388578A JPS598845B2 JP S598845 B2 JPS598845 B2 JP S598845B2 JP 14388578 A JP14388578 A JP 14388578A JP 14388578 A JP14388578 A JP 14388578A JP S598845 B2 JPS598845 B2 JP S598845B2
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- channel control
- input
- signal
- buffer
- peripheral device
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Description
【発明の詳細な説明】
この発明は複数の周辺装置がチャンネル制御のもとに主
記憶装置、中央処理装置等との間でデータ転送を行なう
電子計算機システムに於いて、特に構造の異なる複数種
のチャンネル制御語を取扱う際に用いて好適するチャン
ネル制御方式に関する。
記憶装置、中央処理装置等との間でデータ転送を行なう
電子計算機システムに於いて、特に構造の異なる複数種
のチャンネル制御語を取扱う際に用いて好適するチャン
ネル制御方式に関する。
電子計算機システムで、中央演算処理装置、主記憶装置
と、チャンネル、周辺装置間でのデータ処理に於いて、
主記憶装置内にチャンネル制御語を格納し、これに従つ
て処理を実行する方式を採用するものがある。
と、チャンネル、周辺装置間でのデータ処理に於いて、
主記憶装置内にチャンネル制御語を格納し、これに従つ
て処理を実行する方式を採用するものがある。
この様なシステムでは、周辺装置間に機能の差異が存在
する為に全周辺装置に適用可能なチャンネル制御語が設
定できない場合がある。一方、同一の周辺装置でも、接
続される中央演算処理装置、主記憶装置の機能が異なる
場合、チャンネル制御語の構造も変わる為、従来では、
周辺装置のコントローラ、チャンネル、データ転送路等
の大幅な機能変更を必要としていた。この発明は上記実
情に鑑みなされたもので、中央演算処理装置、主記憶装
置、周辺装置等の機能変更を何ら必要とせずに、チャン
ネル内での簡単な機能追加によつて、中央演算処理装置
、主記憶装置が異なることによるチャンネル制御語の差
異、または各周辺装置間の機能の違いに原因するチャン
ネル制御語の差異をチャンネル内で容易に吸収すること
のできるチャンネル制御方式を提供することを目的とす
る。以下図面を参照してこの発明の一実施例を説明する
。
する為に全周辺装置に適用可能なチャンネル制御語が設
定できない場合がある。一方、同一の周辺装置でも、接
続される中央演算処理装置、主記憶装置の機能が異なる
場合、チャンネル制御語の構造も変わる為、従来では、
周辺装置のコントローラ、チャンネル、データ転送路等
の大幅な機能変更を必要としていた。この発明は上記実
情に鑑みなされたもので、中央演算処理装置、主記憶装
置、周辺装置等の機能変更を何ら必要とせずに、チャン
ネル内での簡単な機能追加によつて、中央演算処理装置
、主記憶装置が異なることによるチャンネル制御語の差
異、または各周辺装置間の機能の違いに原因するチャン
ネル制御語の差異をチャンネル内で容易に吸収すること
のできるチャンネル制御方式を提供することを目的とす
る。以下図面を参照してこの発明の一実施例を説明する
。
第１図に於いて、１は中央演算処理装置、主記憶装置と
チャンネルとを接続する入出力バス、２、２は周辺装置
である。３および４、４はチャンネルで、ここでは、チ
ャンネル制御語を解読し、チャンネル内部の制御を実行
するとともに、必要に応じ、チャンネル制御語を該当周
辺装置に最適な情報を持つチャンネル制御語に変換する
第１のチャンネル制御部（以下ＣＨＭと呼称する）３と
、周辺装置２、２に対応して設けられ、上記ＣＨＭ３の
制御のもとに対応周辺装置２と主記憶装置、中央演算処
理装置等との間のデータ転送制御を実行する第２のチャ
ンネル制御部（以下ＣＨＳと呼称する）４、４とに分割
された構成をとつている。
チャンネルとを接続する入出力バス、２、２は周辺装置
である。３および４、４はチャンネルで、ここでは、チ
ャンネル制御語を解読し、チャンネル内部の制御を実行
するとともに、必要に応じ、チャンネル制御語を該当周
辺装置に最適な情報を持つチャンネル制御語に変換する
第１のチャンネル制御部（以下ＣＨＭと呼称する）３と
、周辺装置２、２に対応して設けられ、上記ＣＨＭ３の
制御のもとに対応周辺装置２と主記憶装置、中央演算処
理装置等との間のデータ転送制御を実行する第２のチャ
ンネル制御部（以下ＣＨＳと呼称する）４、４とに分割
された構成をとつている。
なおここでは周辺装置２並びにこれに伴うＣＨＳ４をそ
れぞれ２つずつ示しているがこれに限定されるものでは
ない。５乃至７はＣＨＭ３内の各機能プロツクを示すも
ので、５は主記憶装置との間でチヤンネル制御語をやり
取りするチヤンネル制御語管理語（以下ＣＨＣＭと呼称
する）である。
れぞれ２つずつ示しているがこれに限定されるものでは
ない。５乃至７はＣＨＭ３内の各機能プロツクを示すも
ので、５は主記憶装置との間でチヤンネル制御語をやり
取りするチヤンネル制御語管理語（以下ＣＨＣＭと呼称
する）である。
６はチヤンネル制御のための中心をなす制御部（以下Ｃ
ＯＮＴと呼称する）であり、マイクロプロセツサ（μｍ
ＣＰＵ）を持ち、ＣＨＳ４，４からの被制御要求とＣＨ
ＣＭ５から読出したチヤンネル制御語によつて必要な制
御手順を決定し、各機能プロツクに指令を与えて要求さ
れた動作を実行するとともに、後述するバツフアの入出
力制御、並びに必要に応じて、ＣＨＣＭ５より読出した
、周辺装置２へ送られるチヤンネル制御語を変換する等
の動作を実行する。
ＯＮＴと呼称する）であり、マイクロプロセツサ（μｍ
ＣＰＵ）を持ち、ＣＨＳ４，４からの被制御要求とＣＨ
ＣＭ５から読出したチヤンネル制御語によつて必要な制
御手順を決定し、各機能プロツクに指令を与えて要求さ
れた動作を実行するとともに、後述するバツフアの入出
力制御、並びに必要に応じて、ＣＨＣＭ５より読出した
、周辺装置２へ送られるチヤンネル制御語を変換する等
の動作を実行する。
７はＣＨＳ４，４で生起した被制御要求の優先度を判断
し、最も優先度の高いものから逐次ＣＯＮＴ６に知らせ
る優先度判断部（以下ＰＲＩと呼称する）である。
し、最も優先度の高いものから逐次ＣＯＮＴ６に知らせ
る優先度判断部（以下ＰＲＩと呼称する）である。
８乃至１５はＣＨＳ４内の各機能プロツクを示すもので
、８は中央演算処理装置、主記憶装置から周辺装置２，
２，・・・・・・に送出されるデータ処理要求を受取る
外部要求保持プロツク（以下ＥＲＱＲと呼称する）で、
その際、入出力バス１を通じて与えられるデータ処理実
行に必要な情報も同時に受取り記憶しておく。
、８は中央演算処理装置、主記憶装置から周辺装置２，
２，・・・・・・に送出されるデータ処理要求を受取る
外部要求保持プロツク（以下ＥＲＱＲと呼称する）で、
その際、入出力バス１を通じて与えられるデータ処理実
行に必要な情報も同時に受取り記憶しておく。
９はＥＲＱＲ８にデータ処理要求が与えられた時、その
内容により異なる信号を発生することに依つてＰＲＩ７
を通じてＣＯＮＴ６に被制御要求を出す要求発生プロツ
ク（以下ＲＱＴＩと呼称する）である。
内容により異なる信号を発生することに依つてＰＲＩ７
を通じてＣＯＮＴ６に被制御要求を出す要求発生プロツ
ク（以下ＲＱＴＩと呼称する）である。
１０は周辺装置を監視する周辺装置監視プロツク（以下
ＰＷＳと呼称する）で、周辺装置側でチヤンネルの制御
が必要になつた場合にこのＰＷＳｌＯに対して被制御要
求が出され、この時に要求内容の詳細を示す情報が対応
する周辺装置２からこのＰＷＳｌＯに与えられる。
ＰＷＳと呼称する）で、周辺装置側でチヤンネルの制御
が必要になつた場合にこのＰＷＳｌＯに対して被制御要
求が出され、この時に要求内容の詳細を示す情報が対応
する周辺装置２からこのＰＷＳｌＯに与えられる。
１１はＰＷＳｌＯに関しＲＱＴｌ９と同じ処理を行なう
要求発生プロツク（以下ＲＱＴ２と呼称する）である。
要求発生プロツク（以下ＲＱＴ２と呼称する）である。
１２はＣＨＳ４自体の原因によりＣＨＭ３の制御を必要
とする事態になつた場合に被制御要求を発生する内部要
求保持プロツク（以下ＩＲＱＲと呼称する）で、その要
求内容を示す情報を持つ。
とする事態になつた場合に被制御要求を発生する内部要
求保持プロツク（以下ＩＲＱＲと呼称する）で、その要
求内容を示す情報を持つ。
１３はＩＲＱＲｌ２に関しＲＱＴ，９と同じ処理をする
要求発生プロツク（以下ＲＱＴ，と呼称する）である。
要求発生プロツク（以下ＲＱＴ，と呼称する）である。
１４はＣＯＮＴ６からの制御情報を受け取りＣＨＳ４内
の各部に制御信号を出力してデータ処理の実行を直接制
御する制御プロツク（以下ＴＦＣと呼称する）である。
の各部に制御信号を出力してデータ処理の実行を直接制
御する制御プロツク（以下ＴＦＣと呼称する）である。
１５は実際に主記憶装置、中央演算処理装置と周辺装置
２との間のデータ処理を実行するデータ転送制御プロツ
ク（以下ＤＴＣと呼称する）である。
２との間のデータ処理を実行するデータ転送制御プロツ
ク（以下ＤＴＣと呼称する）である。
１６はＣＨＭ３とＣＨＳ４，４との間で制御情報をやり
取りりするための専用バスである。
取りりするための専用バスである。
更に上記したＣＨＳ４，４には、ＣＨＭ３より出力され
る、必要に応じた変換されたチヤンネル制御語を周辺装
置２が取込み終了するまでの間、貯えることのできるバ
ツフアが設けられるもので、このバツフア並びにＣＨＳ
４内におけるその周辺回路の具体的な構成例を第２図に
示す。第２図に於いて、１０１はＣＨＭ３が自己のデー
タを独自に書込み、読出すことができるとともに、周辺
装置２から送出される制御信号により順次読出し制御で
きるバツフアである。このバツフア１０１において、デ
ータ転送路１２５を介してＡに入力される情報は、バツ
フ１０１内の個々の記憶されているデータの位置を示す
もので、０に信号が入力されるとＡで示された位置のデ
ータがＤに出力され、Ｉに信号が入力されると、外部か
らＤに入力されているデータがＡに示される位置に保持
される。１０５はアツプカウンタで、Ｓに信号が入力さ
れた時、データ転送路１２２から与えられる情報が初期
値としてセツトされ、以後Ｔに信号が入力される毎にカ
ウンタ値が１ずつ更新されてデータ転送路１２４に出力
される。
る、必要に応じた変換されたチヤンネル制御語を周辺装
置２が取込み終了するまでの間、貯えることのできるバ
ツフアが設けられるもので、このバツフア並びにＣＨＳ
４内におけるその周辺回路の具体的な構成例を第２図に
示す。第２図に於いて、１０１はＣＨＭ３が自己のデー
タを独自に書込み、読出すことができるとともに、周辺
装置２から送出される制御信号により順次読出し制御で
きるバツフアである。このバツフア１０１において、デ
ータ転送路１２５を介してＡに入力される情報は、バツ
フ１０１内の個々の記憶されているデータの位置を示す
もので、０に信号が入力されるとＡで示された位置のデ
ータがＤに出力され、Ｉに信号が入力されると、外部か
らＤに入力されているデータがＡに示される位置に保持
される。１０５はアツプカウンタで、Ｓに信号が入力さ
れた時、データ転送路１２２から与えられる情報が初期
値としてセツトされ、以後Ｔに信号が入力される毎にカ
ウンタ値が１ずつ更新されてデータ転送路１２４に出力
される。
更にこのアツプカウンタ１０５はカウンタ値がオーバー
フローするとその情報（オーバーフロー信号）がＣから
出力される。１０６はセレクタで、Ｓに入力がある時は
Ｓ１に入力されている情報が、またＳに入力がない時は
ＳＯに入力されている情報がデータ転送路１２５に出力
される。
フローするとその情報（オーバーフロー信号）がＣから
出力される。１０６はセレクタで、Ｓに入力がある時は
Ｓ１に入力されている情報が、またＳに入力がない時は
ＳＯに入力されている情報がデータ転送路１２５に出力
される。
１０７はフリツプフロツプで、Ｓに信号が入力された後
はＱから、またＲに信号が入力された後はＱから信号が
出力されるもので、Ｑ，Ｑの出力は排他的である。
はＱから、またＲに信号が入力された後はＱから信号が
出力されるもので、Ｑ，Ｑの出力は排他的である。
１０８〜１２０はゲート群で、１０８〜１１３のゲート
は２入力端子の両者に信号が入力された時、また１１４
〜１１６のゲートは２入力端子の少なくとも一方に信号
が入力された時信号を出力する。
は２入力端子の両者に信号が入力された時、また１１４
〜１１６のゲートは２入力端子の少なくとも一方に信号
が入力された時信号を出力する。
更に１１７〜１２０のゲートは上記第１図におけるＤＴ
Ｃｌ５内に設けられるもので、Ｅ端子に信号が入力され
た場合にデータ転送路から入力されている情報を出力す
る。１２１〜１２５はデータ転送路であり、このうち１
２１乃至１２３は上記第１図に示した専用バス１６に含
まれるもので、１２１はデータ転送用、１２２，１２３
はアドレス転送用である。
Ｃｌ５内に設けられるもので、Ｅ端子に信号が入力され
た場合にデータ転送路から入力されている情報を出力す
る。１２１〜１２５はデータ転送路であり、このうち１
２１乃至１２３は上記第１図に示した専用バス１６に含
まれるもので、１２１はデータ転送用、１２２，１２３
はアドレス転送用である。
１２６〜１３３はそれぞれコントロール信号であり、信
号１２６〜１２８は上記第１図に示したＣＯＮＴ６より
送出される。
号１２６〜１２８は上記第１図に示したＣＯＮＴ６より
送出される。
第３図は第２図に示したバツフア１０１の模式図で最大
Ｍ個のデータを保持する場所があり、各各１からＭ迄の
位置番号が割当てられている。
Ｍ個のデータを保持する場所があり、各各１からＭ迄の
位置番号が割当てられている。
ここで作用を説明すると、中央演算処理装置、主記憶装
置から周辺装置へのデータ処理要求は、チヤンネル制御
語の格納位置を示す情報、データ処理の内容を示す情報
等と共に入出力バス１を経てＥＲＱＲ８に与えられる。
これらの情報はデータ処理に必要な期間、ＥＲＱＲ８の
中に記憶される。ＲＱＴｌ９ではＥＲＱＲ８に要求が与
えられた時、そのデータ処理内容に従い個別の信号を発
生してＰＲＩｒに知らせる。ＰＲＩ７はＣＯＮＴ６がそ
れ以前に与えられた要求を処理中か否かを判断しＣＯＮ
Ｔ６が新しい要求に対する処理が可能になつた場合に、
その時点でＰＲＩＴに与えられている被制御要求の中で
優先度の最も高い要求をＣＯＮＴ６に知らせる。ＣＯＮ
Ｔ６はＰＲＩ７からの情報に依リチャンネルのどのプロ
ツクカ堵１脚を求めているかを知る。ここでＲＱＴｌ９
が送出していた要求が受取られるとＣＯＮＴ６は処理内
容の詳細を知る為に、専用バス１６を通してＥＲＱＲ８
に与えられた各種の情報を読出す。これに依り処理続行
にチヤンネル制御語が必要ならば、ＣＯＮＴ６は入出力
バス１、ＣＨＣＭ５を介して主記憶装置からチヤンネル
制御語を読出し、ＣＯＮＴ６内に記憶する。これらの情
報に依りＣＯＮＴ６は必要な制御手順を決定する。この
後ＣＯＮＴ６はその手順に従つて周辺装置２、ＣＨＳ４
を制御する為に、専用バス１６を通してＴＦＣｌ４に制
御情報を送出する。ＴＦＣｌ４は与えられた情報に基づ
きＣＨＳ４内の各プロツクに制御信号を送出し、また周
辺装置に対しても適当な情報を与える。一方、ＣＨＭ３
内のＣＯＮＴ６ではチヤンネル？ＢＩ脚語を読込んだ後
、ＣＨＳ４に送出するチヤンネル制御語の変換を必要と
するか否かを判断し、チヤンネル制御語の変換を必要と
する場合は、そのチヤンネル制御語を該当するＣＨＳ４
に接続された周辺ｊ装置２に最適な情報をもつチヤンネ
ル制御語に変換した後、バツフア１０１へ送出する。
置から周辺装置へのデータ処理要求は、チヤンネル制御
語の格納位置を示す情報、データ処理の内容を示す情報
等と共に入出力バス１を経てＥＲＱＲ８に与えられる。
これらの情報はデータ処理に必要な期間、ＥＲＱＲ８の
中に記憶される。ＲＱＴｌ９ではＥＲＱＲ８に要求が与
えられた時、そのデータ処理内容に従い個別の信号を発
生してＰＲＩｒに知らせる。ＰＲＩ７はＣＯＮＴ６がそ
れ以前に与えられた要求を処理中か否かを判断しＣＯＮ
Ｔ６が新しい要求に対する処理が可能になつた場合に、
その時点でＰＲＩＴに与えられている被制御要求の中で
優先度の最も高い要求をＣＯＮＴ６に知らせる。ＣＯＮ
Ｔ６はＰＲＩ７からの情報に依リチャンネルのどのプロ
ツクカ堵１脚を求めているかを知る。ここでＲＱＴｌ９
が送出していた要求が受取られるとＣＯＮＴ６は処理内
容の詳細を知る為に、専用バス１６を通してＥＲＱＲ８
に与えられた各種の情報を読出す。これに依り処理続行
にチヤンネル制御語が必要ならば、ＣＯＮＴ６は入出力
バス１、ＣＨＣＭ５を介して主記憶装置からチヤンネル
制御語を読出し、ＣＯＮＴ６内に記憶する。これらの情
報に依りＣＯＮＴ６は必要な制御手順を決定する。この
後ＣＯＮＴ６はその手順に従つて周辺装置２、ＣＨＳ４
を制御する為に、専用バス１６を通してＴＦＣｌ４に制
御情報を送出する。ＴＦＣｌ４は与えられた情報に基づ
きＣＨＳ４内の各プロツクに制御信号を送出し、また周
辺装置に対しても適当な情報を与える。一方、ＣＨＭ３
内のＣＯＮＴ６ではチヤンネル？ＢＩ脚語を読込んだ後
、ＣＨＳ４に送出するチヤンネル制御語の変換を必要と
するか否かを判断し、チヤンネル制御語の変換を必要と
する場合は、そのチヤンネル制御語を該当するＣＨＳ４
に接続された周辺ｊ装置２に最適な情報をもつチヤンネ
ル制御語に変換した後、バツフア１０１へ送出する。
ここでＣＨＭ３からバツフア１０１へのチヤンネル制御
語の書込み動作、並びにバツフア１０１に記憶されたチ
ヤンネル制御語の読出し動作を第２図および第３図を参
照しながら説明する。先ずＣＨＭ３より送出されたｎ個
のデータすなわちチヤンネル制御語を周辺装置２に転送
する場合、ＣＨＭ３からそのｎ個のチヤンネル制御語を
バツフア１０１に書込む。すなわち最初はフリツプフロ
ツプ１０７がりセツト状態にあり、従つてＱから信号を
出力し、Ｑからは出力されていない。この状態ではセレ
クタ１０６はデータ転送路１２３から入力した、ＣＨＭ
３が送出したバツフア１０１の位置情報をデータ転送路
１２５を通してバツフア１０１のＡ端子へ送出する。Ｃ
ＨＭ３は信号１２８を出力してこの信号をゲート１１５
を通しバツフア１０１のＩ端子に加え、同時にデータ転
送路１２１を通して周辺装置へ送出しようとするチヤン
ネル制御語をバツフア１０１の所定記憶領域に書込む。
次にＣＨＭ３は信号１２８の出力を停止し、データ転送
路１２２を通してバツフア１０１のデータ記憶先頭位置
を示す情報を送出し、同時に信号１２６を出力してカウ
ンタ１０５に初期値をセツトする。信号１２６はフリツ
プフロツプ１０７をセツトする。これによりフリツプフ
ロツプ１０７のＱから信号が出力され、セレクタ１０６
はデータ転送路１２４を通してカウンタ１０５から送ら
れて来る位置情報をバツフア１０１に伝える。フリツプ
フロツプ１０７のＱからの信号は同時にゲート１０８〜
１１０にも送出される。而して周辺装置２が動作を開始
すると、先ず信号１３０が出力される。この信号１３０
はゲート１０８，１１４を介してバツフア４をデータ送
出のモードにし、またたゲート１１９のＥ端子に与えら
れて、データ転送路１２１を介して送られて来るデータ
が周辺装置２に転送できるようにする。周辺装置２でデ
ータ転送の準備ができると周辺装置２は信号パルス１２
９を送出する。この信号パルスはゲート１１０，１１６
を介して周辺装置２に信号パルス３２として返送され、
バツフア１０１から送出されたデータが既にデータ転送
路１２１に送出されていることを周辺装置２に知らせる
。信号パルス１２９は更にカウンタ１０５のＴ端子に加
えられ、カウンタ値を＋１してバツフア１０１の次に転
送すべきデータの記憶位置を示すようにする。この動作
を繰返してバツフア１０１にセツトされたｎ個のデータ
（チヤンネル制御語）が全部転送されると最後にカウン
タ値がオーバーフローしてカウンタ１０５のＣ端子から
信号が出力され、これがフリツプフロツプ１０７のＲに
入力され、フリツプフロツプ１０７はＱから信号を出力
するようになる。これによりバツフア１０１のＯへの入
力信号はなくなり、バツフア１０１はこの後、非動作の
状態になる。フリツプフロツプ１０７Ｑからの信号はゲ
ート１１１〜１１３に加えられ、主記憶装置と周辺装置
２との間のデータ転送に備えられる。このようにして、
ＣＨＭ３に読込まれたチヤンネル制御語は必要に応じ変
換された後、バツフア１０１に貯えられ、その後、周辺
装置２内へ取込まれる。而してチヤンネル匍脚語を取込
んだ周辺装置２はこのチヤンネル制御語に基づいて入出
力バス１、ＤＴＣｌ５等を介してデータ転送処理を実行
する。なお上記した実施例ではＣＨＳ４，４に対応して
バツフア１０１を設けた構成としたが、これに限らず例
えば、ＣＨＭ３とＣＨＳ４，４との間の専用バス１６上
にバツフア１０１を設け、各周辺装置２，２が変換後ま
たは変換を必要としないチヤンネル制御語を取込む際に
、そのバツフア１０１を共用する構成としてもよい。
語の書込み動作、並びにバツフア１０１に記憶されたチ
ヤンネル制御語の読出し動作を第２図および第３図を参
照しながら説明する。先ずＣＨＭ３より送出されたｎ個
のデータすなわちチヤンネル制御語を周辺装置２に転送
する場合、ＣＨＭ３からそのｎ個のチヤンネル制御語を
バツフア１０１に書込む。すなわち最初はフリツプフロ
ツプ１０７がりセツト状態にあり、従つてＱから信号を
出力し、Ｑからは出力されていない。この状態ではセレ
クタ１０６はデータ転送路１２３から入力した、ＣＨＭ
３が送出したバツフア１０１の位置情報をデータ転送路
１２５を通してバツフア１０１のＡ端子へ送出する。Ｃ
ＨＭ３は信号１２８を出力してこの信号をゲート１１５
を通しバツフア１０１のＩ端子に加え、同時にデータ転
送路１２１を通して周辺装置へ送出しようとするチヤン
ネル制御語をバツフア１０１の所定記憶領域に書込む。
次にＣＨＭ３は信号１２８の出力を停止し、データ転送
路１２２を通してバツフア１０１のデータ記憶先頭位置
を示す情報を送出し、同時に信号１２６を出力してカウ
ンタ１０５に初期値をセツトする。信号１２６はフリツ
プフロツプ１０７をセツトする。これによりフリツプフ
ロツプ１０７のＱから信号が出力され、セレクタ１０６
はデータ転送路１２４を通してカウンタ１０５から送ら
れて来る位置情報をバツフア１０１に伝える。フリツプ
フロツプ１０７のＱからの信号は同時にゲート１０８〜
１１０にも送出される。而して周辺装置２が動作を開始
すると、先ず信号１３０が出力される。この信号１３０
はゲート１０８，１１４を介してバツフア４をデータ送
出のモードにし、またたゲート１１９のＥ端子に与えら
れて、データ転送路１２１を介して送られて来るデータ
が周辺装置２に転送できるようにする。周辺装置２でデ
ータ転送の準備ができると周辺装置２は信号パルス１２
９を送出する。この信号パルスはゲート１１０，１１６
を介して周辺装置２に信号パルス３２として返送され、
バツフア１０１から送出されたデータが既にデータ転送
路１２１に送出されていることを周辺装置２に知らせる
。信号パルス１２９は更にカウンタ１０５のＴ端子に加
えられ、カウンタ値を＋１してバツフア１０１の次に転
送すべきデータの記憶位置を示すようにする。この動作
を繰返してバツフア１０１にセツトされたｎ個のデータ
（チヤンネル制御語）が全部転送されると最後にカウン
タ値がオーバーフローしてカウンタ１０５のＣ端子から
信号が出力され、これがフリツプフロツプ１０７のＲに
入力され、フリツプフロツプ１０７はＱから信号を出力
するようになる。これによりバツフア１０１のＯへの入
力信号はなくなり、バツフア１０１はこの後、非動作の
状態になる。フリツプフロツプ１０７Ｑからの信号はゲ
ート１１１〜１１３に加えられ、主記憶装置と周辺装置
２との間のデータ転送に備えられる。このようにして、
ＣＨＭ３に読込まれたチヤンネル制御語は必要に応じ変
換された後、バツフア１０１に貯えられ、その後、周辺
装置２内へ取込まれる。而してチヤンネル匍脚語を取込
んだ周辺装置２はこのチヤンネル制御語に基づいて入出
力バス１、ＤＴＣｌ５等を介してデータ転送処理を実行
する。なお上記した実施例ではＣＨＳ４，４に対応して
バツフア１０１を設けた構成としたが、これに限らず例
えば、ＣＨＭ３とＣＨＳ４，４との間の専用バス１６上
にバツフア１０１を設け、各周辺装置２，２が変換後ま
たは変換を必要としないチヤンネル制御語を取込む際に
、そのバツフア１０１を共用する構成としてもよい。
上記したように、この発明によれば、異なる構造のチヤ
ンネル制御語によつて入出力処理を実施する中央演算処
理装置、主記憶装置、周辺装置を併用してシステムを構
成する場合に、これらの処理機能を変更することなく、
チヤンネル内での最小限の機能追加によつてチヤンネル
制御語の差異を吸収することができ、システムの拡張、
変更等が簡単かつ容易に実施できる。
ンネル制御語によつて入出力処理を実施する中央演算処
理装置、主記憶装置、周辺装置を併用してシステムを構
成する場合に、これらの処理機能を変更することなく、
チヤンネル内での最小限の機能追加によつてチヤンネル
制御語の差異を吸収することができ、システムの拡張、
変更等が簡単かつ容易に実施できる。
図はこの発明の一実施例を示すもので、第１図はチヤン
ネルの構成を示すプロツク図、第２図はバツフア並びに
その周辺回路を示すプロツク図、第３図はバツフアの構
成例を示す図である。 １・・・・・・入出力バス、２，２・・・・・・周辺装
置、３・・・・・・第１のチヤンネル制御部（ＣＨＭ）
、４，４・・・・・・第２のチヤンネル制御部（ＣＨＳ
）、１６・・・・・・専用バス、１０１・・・・・・バ
ツフア。
ネルの構成を示すプロツク図、第２図はバツフア並びに
その周辺回路を示すプロツク図、第３図はバツフアの構
成例を示す図である。 １・・・・・・入出力バス、２，２・・・・・・周辺装
置、３・・・・・・第１のチヤンネル制御部（ＣＨＭ）
、４，４・・・・・・第２のチヤンネル制御部（ＣＨＳ
）、１６・・・・・・専用バス、１０１・・・・・・バ
ツフア。
Claims (1)
- １ 複数の周辺装置と主記憶装置との間のデータ授受を
入出力バスを介して行なうチャネル制御部を、１個の第
１チャネル制御部と、この第１チャネル制御部と専用バ
スを介して接続され前記複数の周辺装置に対応して設け
られる複数の第２チャネル制御部により構成し、前記第
１チャネル制御部に前記複数の第２チャネル制御部から
の入出力要求の優先度を判断する手段と、前記主記憶装
置からチャネル制御語を読出し解読する手段と、前記チ
ャネル制御語を対応する前記第２チャネル制御部に応じ
た情報に変換する手段とを設け、前記第２チャネル制御
部は、前記第１チャネル制御部から前記専用バスを介し
て得られる制御情報に基づき前記対応する周辺装置と前
記主記憶装置との間のデータ転送制御を行なう手段を有
することを特徴とするチャンネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14388578A JPS598845B2 (ja) | 1978-11-21 | 1978-11-21 | チヤンネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14388578A JPS598845B2 (ja) | 1978-11-21 | 1978-11-21 | チヤンネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5569836A JPS5569836A (en) | 1980-05-26 |
| JPS598845B2 true JPS598845B2 (ja) | 1984-02-28 |
Family
ID=15349280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14388578A Expired JPS598845B2 (ja) | 1978-11-21 | 1978-11-21 | チヤンネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598845B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281241U (ja) * | 1988-12-12 | 1990-06-22 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105321A (ja) * | 1981-12-16 | 1983-06-23 | Nec Corp | 周辺制御装置 |
| US4490784A (en) * | 1982-04-21 | 1984-12-25 | Ives David C | High-speed data transfer unit for digital data processing system |
| JPS59225430A (ja) * | 1983-06-07 | 1984-12-18 | Fujitsu Ltd | チヤネル処理装置 |
-
1978
- 1978-11-21 JP JP14388578A patent/JPS598845B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281241U (ja) * | 1988-12-12 | 1990-06-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5569836A (en) | 1980-05-26 |
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