JPS5916064A - 共有メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は複数の計算機システムに共有される簡易で実用
性の高い共有メモリ装置に関する。

〔発明の技術的背景とその問題点〕

情報処理の多様化と分散処理技術の発展に伴い、複数の
計算機システムに共通するデータを共有メモリ装置に格
納し、この共有メモリ装置を用いて上記複数の計算機シ
ステムを結合した計算機複合システムが考えられている
。この種のシステムでは、一般に上記各計算機システム
および共有メモリ装置ｔよ物理的に離れた位置に設けら
れていること、また各システムによる共有メモリ装置の
アクセスが複雑化すること等に原因して、通常絶対番地
音用いてそのアクセスがなされるように構成されている
。この為、各計算機システムが、上記絶対番地の情報を
その実行プログラム内に保持していることが多くあり、
上記実行プログラムによってアクセスされる共有メモリ
装置におけるアドレス位置の変更は、上記プログラム自
体の変更を余儀なくされ、極めて困難であった。しかも
共有メモリ装置内の一部が故障等によって使用不可能と
なった場合には、この共有メモリ装置を共有した複数の
計算機システム全体の機能に障害が発生することもある
等の不具合があった。

また複数の計算機システム間で共有されるデータは、必
ずしも常時共有メモリ装置内に準備しておく必要性はな
い。即ち、共有されるデータは複数の計算機システム間
で必要とされるときにだけ共有メモリ装置内に存在すれ
ばよく、その必要時点で共有メモリ装置内の未使用領域
を割当て、その領域を用いてデータを共用すれば、その
目的が十分に達せられる。そして、このような制御を施
せば、共有メモリ装置を有効に利用し、またその容量の
低減を図９、装置コストを安価に抑え得る等の効果が朗
待できる。

然し乍ら上述したように、そのアクセスが絶対番地によ
って固定されている為に、動的に共有データの位置を変
更することが非常に困難であり、また大容量のメモリと
複雑なアドレス制御装置を必要とする等の問題があった
。

〔発明の目的〕

本発明はこのような事情を考慮して々されたもので、そ
の目的とするところは、複数の計算機システム間で共有
されるデータ、ヲ、メモリ領域内の未便用領域に自由に
割当てることのできる簡易で実用曲の高い共有メモリ装
置を提供することにある。

〔発明の概要〕

本発明は、複数の計算機クステム間で共有されるデータ
を格納する第１のメモリ、この第１のメモリを間接的に
アクセスする間接アドレス情報を格納した第２のメモリ
、そして計算機システムよりアドレス情報に付加して与
えられるアクセス形態識別用のタグ情報た従って上記第
１および第２のメモリをアクセスする制御部とにより共
有メモリ装置を構成し、制御部はタグ・情報が第１の状
態のときには第１のメモリを直接アクセスし、第２の状
態のときには第２のメモリを直接アクセスし、史には上
記第１および第２の状態のいずれでもないときには、第
２のメモリをアクセスして読出される間接アドレス情報
を以って第１のメモリを間接的にアクセスするようにし
たものである。

〔発明の効果〕

従って本発明によれば、データを格納する第１のメモリ
および間接アドレスを格納する第２のメモｌそれぞれ直
接アクセスできる上、第２のメモリ金アクセスして読出
される間接アドレスを以って第１のメモリを間接的にア
クセスすることができるので、これによって各計算機シ
ステム内のプログラムを変更することなしに、共有デー
タの格納位置を任意に別付けることが可能となる。しか
も、共有データの必要時点のみに上記共有データを所要
位置に格納することができるので、その容ｉｋヲ有効に
利用・活用し、共有メモリ８鎗の節減を図り得る。また
共有メモリの一部に故障が生じても、その故障領域を避
けてアドレスを割付けることができるので、システム全
体の機能停止を招く等の不具合を招くことがない等の実
用上絶大なる効果が奏せられる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例につき説明する
。

第１図は共有メモリ装置１を用いて結合された複数の計
算機システム２ｍ、２ｂ〜２ｎからなる計算機複合シス
テムの概略構成図である。

即ち、複数の計算機システム２　ｍ　＋　２　ｂ〜２ｎ
を、データ線、アドレス線、制御線等からなる信号線３
ａ　、３ｂ〜３ｎを介して共有メモリ装置１に接続し、
これによって共有メモリ装置１１を各計算機システム２
ｍ　、２ｂ〜２ｎにて共有して複合システムが構成され
ている。

しかして、このような複合システムに用いられる本発明
に係る共有メモリ装置１は、例えば第２図に示す如く構
成される。即ち、選択回路１１は複数の計算機システム
２ｔｈ、２ｂ〜２ｎを選択し、この共有メモリ装置１と
上記計算機システム２ａ、２ｂ〜２ｎを結合するもので
ある。この選択回路１１を介して後述するメモリに対す
るアドレス情報やデータ等の転送が行われる。この選択
回路１１は、マルチプレクサや、ラインバッファ等によ
り構成されるものであり、従来装置と同様にして実現さ
れる。この選択回路１１のデータバス１２に共有データ
を格納する第１のメモリ１３および間接アドレス情報を
格納する第２のメモリ１４がそれぞれ接続される。これ
らの第１および第２のメモリ１３゜１４は、前記選択回
路１１を介して計算機システム２ｍ　、２ｂ〜２ｎより
与えられるアドレス情報に従って選択的にアドレス指定
されてアクセスされる。尚、このアドレス情報は、アド
レス線１５．１６に介して上位ビット群と、下位ビット
群とに分けて与えられるようになっている。

また計算機システム２ｍ、２ｂ〜２ｎは、上記アドレス
情報にタグ情報を付加して共有メモリ装置１に与えてい
る。こ６タグ端報は例えば信号線１７．１８によってそ
れぞれ伝達される２ビツトのｇ号からなり、信号線１７
のタグ信号はゲート回路１９に与えられ、同時にインバ
ータ回路２０を介して反転されたのちゲート回路２１に
与えられるようになっている。これによりゲート回路１
９．２１が相反的にゲート開成され、信号線２２を介し
て与えられるライト信号（アクセス制御信号）が前記第
１のメモリ１３あるいは前記第２のメモリ１４に与えら
れるようになっている。、また前記信号線１８上のタグ
信号はマルチプレクサ２３に与えられるようになってい
る。このマルチプレクサ２３は、前記アドレス情報の上
位ビット群、或いは第２のメモリ１４から読出された間
接アドレス情報を選択し、前記アドレス情報の下位ビッ
ト群と合成して前記第１のメモリ１３に与えるものであ
る。このマルチプレクサ２３の働きによって、第１のメ
モリ１３の直接アクセスと間接アクセスとが制御される
ようになっている。

次にこのように構成された装置の動作につき、第３図乃
至第５図を参照して説明する。今、信号線１７上のタグ
信号として“θ″が与えられ、ライト信号に“１゛が与
えら１１．ると、ゲート回路２１のみが開成しているこ
とから第１のメモリ１３にのみライト信号が与えられる
。またこのライト時には、信号線１８上のタグ信号は“
０″′となっており、この結果マルチプレクサ２３は、
アドレス線１５−１−の上位ビット群のアドレス情報を
選択している。これによって、第１のメモリ１３は計算
機システム２ｍ　、２ｂ〜２ｎより与えられたアドレス
情報によって直接的にアドレス指定を受け、そのアクセ
スアドレスにデータバス１２上のブータラ書込む。

またこのようなライト時において、前記信号線１７上の
タグ信号が“１″であると、今度はゲート回路１９のみ
が開成され、前記ライト信号は前記第２のメモリ１４に
与えられることに々るっこれによって第２のメモリ１４
はアドレス情報の上位ビット群によってアドレス指定さ
れ、そのアクセスアドレスにデータバス１２上のデータ
を書込むことになる。この場合、データバス１２上に乗
せられるデータは、前記第１のメモリ１３を間接的にア
クセスする為の間接アドレス情報である。

このようにして信号線１８上のタグ信号ｔ“０゛とした
状態で、信号線１１上のタグ信号を“θ″として第１の
アクセス形態を示すモードが設定され、また上記信号線
１７上のタグ信号を“１″として第２のアクセス形態を
示すモードが設定される。そして、上記第１のアクセス
モードにおいて、笛ｌのメモリ１３がアドレス情報によ
って直接アクセスされ、また第２のアクセスモードにお
いて第２のメモリ１４がアドレス情報（上位ビット群）
によって直接アクセスされる。

また、ライト時において前記信号線１８上のタグ信号が
“１“なるとき、マルチプレクサ２３は、前記アドレス
情報の上位ビット群データに代えて、第２のメモリ１４
から読出される間接アドレス情報を選択している。この
第２のメモリ１４は、前記直接的に与えられるアドレス
情報（上位ビット群）によってアクセスされるアドレス
に予め格納した間接アドレス情報を読出すもので、これ
によってアドレス情報の変更が行われている。このアド
レス情報の変更により前記第１のメモリ！３が間接的に
アクセスされるようになっている。

また第１および第２のメモリ１３．１４からのデータ読
出し゛アクセス時には、ライト信号が“Ｏ″に設定され
る。このライト信号は、インバータ回路２４により反転
され、ゲート回路２５゜２６に印加されており、さらに
ゲート回路２５には信号線１７のタグ信号が、ゲート回
路２６には該タグ信号金インバータ回路２０で反転した
信号がそれぞれ印加されている。その結果ゲート回路２
５は、ライト信号２２が“θ″、かつ信号＃７７上のタ
グ信号が“１“の時その出力が“１″′となり、第２の
メモリ１４の読み出しデータをデータバス１２に出力せ
しめ、ゲート回路２６は、ライト信号２２が“０″′、
かつ該タグ信号が“Ｃの時、その出力が“１″′となり
、第１のメモリ１３の読み出しデータ金データノ（ス１
２に出力せしめるように動作し、データ読み出しアクセ
スが行なわれる。そしてこの第１のメモリ１３の読み出
しの場合にも、すでに述べた書き込み時と同様に前記信
号線１８上のタグ信号によって直接アクセスと間接アク
セスとが制御されるようになっている。

以上述べたように、２つのタグ信号の状態に応じて第１
および第２のメモリｘ３．１４に対するアクセス形態が
制御されるようになっている。つまり、信号線１７．１
８上のタグ信号が“０″であるとき、第１のアクセス形
態として第１のメモリ１３が直接アクセスされ、上記信
号線１７上のタグ信号が“１″なるとき、第２のアクセ
ス形態として第２のメモリ１４のみが直接アクセスされ
るようになっている。また信号線１８上のタグイき号が
“１″である場合には、第２のメモリ１４から続出され
たアドレス情報３以って、第１のメモリ１３が間接的に
アクセスされるようになっている。尚、第１のメモリ１
３を直接アクセスできることにより第２のメモリ１４に
間接アドレス情報を書込む以前にパル１のメモリ１３を
アクセスでき、メモリのテストなどが容易におこなえる
。

ところで、このように構成された共有メモリ装置１の計
算機システム２ａ　、２ｂ〜２ｎがら見たアドレス空間
は、第３図中空間２７に示されるようになる。即ち、例
えば２４ビツト、１６Ｍバイトの容量を持ち、４にバイ
トの大きさでブロック化された４０９６ブロツクのアド
レス空間を持つものである。このようなアドレス空間に
おける１つのブロックを指定するには、２４ビツトのア
ドレス情報のうち、上位１２ビツトのデータを用いるこ
とによって可能となる。

これに対して一般に共有メモリである第１のメモリ１３
の容量は小さく、その谷＊１ｒ例えば１Ｍバイトとし、
アドレスを２０ビツトで表現するものとすれば、４にバ
イトの大きさのブロックｆｃ２５６個設定することが可
能となる１、そしてこれらのブロックを、２０ビツトの
アドレス情報のうち上位８ビツトで指定することが可能
となる。

しかして、計算機システム２＊　＋　２ｂ〜２ｎから見
たアドレス空間に比して実際の第１のメモリ１３のアド
レス空間が小さい為、これを効果的に用いる為ｒＣｙｌ
各アクモアクセ２時点とするブロックを、実際の第１の
メモリ１３上の各ブロックにそれぞれ対応付けしてやる
ことが必要となる。従って、例えば第３図中矢印で示す
ようにして、その対応付けが施される。この対応関係を
示すテーブルを格納するのが＠２のメモリ１４であり、
例えば第４図に示すようにアドレス情報の上位８ビツト
のデータをそれぞれ格納して構成される。この第２のメ
モリ１４の各アドレス（計算機システムから見たブロッ
ク）と、各アドレスに格納された第１のメモリ１３に対
するアドレス情報に↓っで上述した対応関係が示され、
これによって第１のメモリ１．−３が間接的にアドレス
指定されてアクセスされることになる。

即ち今、計算機システム２ａ　、２ｂ〜２ｎがブロック
番号を示す上位１２ビツトと、そのブロック内における
アドレスを示す下位１２ビツトからなる計２４ビットの
アドレス情報を共有メモリ装置１に対して与えられるも
のとする。

このようなアドレス情報の上記上位１２ビツトのデータ
によって第２のメモリ１４がアクセスされ、そのアドレ
スに格納された間接アドレス情報がｄ出さ７するものと
なる。この間接アドレス情報は第１のメモリ１３のアク
セスせんとするブロック番号を示すものであり、これに
よってアドレス情報が変換されることになる。この変換
すれたアドレス情報によって第１のメモリ１３のブロッ
クがアクセスされ、そのブロック内のアドレスが下位１
２ビツトのデータによシアクセスされることになる。こ
の概念が第５図に模式的に示される。かくして第３図に
示すように、複数の計算機システム２ｈ、２ｂ〜２ｎ間
で共有されるデータを、任意のアドレスに割当ててこれ
を記憶することが可能となり、また各計算機システム２
ｍ　、２ｂ〜２ｎではその実行゛プログラムを変更する
ことなしに上記共有データをアクセスすることが可能と
なる。

尚、上記アドレス情報変換の為の第２のメモリ１４の客
数は、上述した例にあっては４ＫＸ８ビツトで良く、Ｌ
ＳＩメモリ１個によってこれを実現することが可能とな
る。またこの第２のメモリ１４のデータ書換えは、通常
のメモリの場合と全く同様に行い得、装置全体を簡易に
構成することが可能となる。

尚、本発明は上記実施例に限定されるものではなく、ア
ドレス情報のビット数やそのデータフォーマットは仕様
に応じて定めればよい。また間接的碌アクセスを、変換
されたアドレス情報の全てを用いて行うようにしてもよ
い。要するに本発明はその要旨を逸脱しない範囲で種々
変形して実施することができる。

【図面の簡単な説明】

第１図は計算機複合システムの概略構成図、第２図は本
発明の一実施例装置の概略構成図、第３図乃至第５図は
アドレス情報変換の形態を説明する為の図である。 １・・・共有メモリ装置、２　ａ　ｅ　２　ｂ〜２ｎ・
・・計算機システム、１１・・・選択回路、１２・・・
データバス、１３・・・第１のメモリ、１４・・・第２
のメモリ、１５．１６−・・アドレス信号馴、１７．１
８・・・信号線（タグ情報）、１９，２１，２５゜２６
・・・ゲート回路、２０．２４・・・インバータ回路、
２３・・・マルチプレクサ。

Claims (1)

【特許請求の範囲】
1. 複数の計算機システム間で共有されるデータを格納する
   第１のメモリと、この第１のメモリを間接的にアクセス
   する為の間接アドレス情報を格納する第２のメモリと、
   前記各計算機システムが出力する直接アドレス情報に付
   加されたアクセス形態識別の為のタグ情報を判別して前
   記第１および第２のメモリのアクセスを制Ｓするアクセ
   ス制御部とを備え、上記アクセス制御部は前記タグ情報
   が第１の状態であるときには前記直接アドレス情報にて
   前記第１のメモリを直接アクセスし、前記タグ情報が第
   ２の状態であるときには前記直接アドレス情報にて前記
   第２のメモリを直接アクセスし、前記タグ情報が上記第
   １および第２のいずれの状態でもないときには前記直接
   アドレス情報にて前記第２のメモリをアクセスし、この
   第２のメモリから読出される前記間接アドレス情報にて
   前記第１のメモリをアクセスしてなることを特徴とする
   共有メモリ装置。