KR200419444Y1 - 칩 셀렉트 신호를 이용한 외부 어드레스 확장 장치 - Google Patents
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Abstract
본 고안은 두 개의 칩 셀렉트 핀을 사용하여 그 중 어느 하나의 칩 셀렉트 핀은 최상위 비트의 값이 0으로 시작하는 어드레스의 저장 영역에 접근할 때 사용하고, 다른 하나의 칩 셀렉트 핀은 최상위 비트의 값이 1로 시작하는 어드레스의 저장 영역에 접근할 때 사용하므로, 어드레스 신호선이 부족한 경우에도 메모리 공간을 모두 사용할 수 있는 효과를 얻는다.
어드레스, 확장, 셀렉트, 핀, 메모리, 최상위
Description
도 1은 어드레스 핀이 다른 용도로 사용될 경우에 발생되는 종래의 문제점을 설명하기 위해 마련된 도면,
도 2는 본 고안에 따른 외부 어드레스 확장 장치를 도시한 도면,
도 3은 도 2에서 사용된 신호들의 관계를 좀 더 상세히 설명하기 위해 마련된 도면,
도 4는 본 고안에서 사용되는 어드레스 확장 방법을 좀 더 상세히 설명하기 위해 마련된 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 마이크로 프로세서 유닛 110 : 메모리
120 : 논리 게이트 A0 ~ A17 : 어드레스 핀
CS1, CS2 : 칩 셀렉트 핀 CE : 칩 인에이블 핀
본 고안은 어드레스 핀이 시리얼 통신을 위한 포트나, 입/출력(I/O) 포트 등 의 다른 용도로 사용되더라도 메모리의 저장 영역을 모두 사용할 수 있도록 하는 칩 셀렉트 신호를 이용한 어드레스 확장 장치에 관한 것이다.
일반적으로, 마이크로 프로세서 유닛은 메모리를 선택적으로 칩 인에이블 시키는데 필요한 칩 셀렉트 핀을 4개 이상 가지고 있으며, 어드레스 신호를 인가하는데 필요한 어드레스 핀은 소정의 신호선을 통해 메모리의 어드레스 핀과 일대일로 연결된다.
어드레스 핀은 메모리의 저장 용량에 따라 그 수가 결정되는데, 예컨대, 1Mbit(217)의 저장 용량을 사용하기 위해서는 어드레스 핀이 17개가 필요하며, 저장 용량이 2배가 될 때마다 어드레스 선이 1개씩 추가로 필요하다. 예를 들면, 2Mbit(218)의 저장 용량을 사용하기 위해서는 어드레스 핀이 18개가 필요하다.
한편, 최근에는 마이크로 프로세서 유닛이 어드레스 핀을 메모리 소자의 어드레스 접근(access)을 위한 용도 이외의 다른 용도로 즉, 시리얼 통신을 위한 포트나, 입/출력(I/O) 포트 등의 다른 용도로 사용하는 경우가 빈번히 발생한다.
이러한 경우, 즉 어드레스 핀이 다른 용도로 사용될 경우, 어드레스 접근을 위한 어드레스 핀이 부족하여 메모리의 저장 용량을 모두 사용할 수 없는 경우가 발생된다.
예를 들면, 도 1에 도시된 바와 같이, 마이크로 프로세서 유닛(100)의 A17번의 어드레스 핀이 시리얼 통신용으로 사용되는 경우, 메모리(110)의 A17번의 어드레스 핀을 사용할 수 없게 된다.
따라서, 어드레스 접근을 위한 용도로 사용될 수 있는 어드레스 핀이 A0 ~ A16으로 모두 17개가 되므로, 메모리(110)의 저장 용량은 217즉, 1Mbit에 해당하는 저장 영역에만 접근할 수 있고, 나머지 1Mbit에는 접근할 수 없어 그만큼의 저장 영역을 사용할 수 없는 문제점이 발생된다.
본 고안은 상기한 문제점을 해결하기 위하여 개발된 것으로, 어드레스 핀이 시리얼 통신을 위한 포트나, 입/출력(I/O) 포트 등의 다른 용도로 사용되더라도 메모리의 저장 영역을 모두 사용할 수 있도록 하는데 그 목적이 있다.
이러한 목적에 따라 본 고안은,
두 개의 칩 셀렉트 핀을 사용하여 그 중 어느 하나의 칩 셀렉트 핀은 최상위 비트의 값이 0으로 시작하는 어드레스의 저장 영역에 접근할 때 사용하고, 다른 하나의 칩 셀렉트 핀은 최상위 비트의 값이 1로 시작하는 어드레스의 저장 영역에 접근할 때 사용하도록 한다.
구체적으론, 앤드 게이트를 추가로 구비하고, 최상위 어드레스 비트를 입력받는 메모리의 어드레스 핀을 칩 셀렉트 핀과 연결하고, 그 칩 셀렉트 핀과 그리고, 그와 다른 소정의 칩 셀렉트 핀을 앤드 게이트의 입력단자에, 메모리의 칩 인에이블 핀은 앤드 게이트의 출력단자에 각기 연결하여 어드레스의 최상위 비트의 값이 0이냐 혹은 1이냐에 따라 두 개의 저장 영역으로 분할해 사용하도록 한다.
바람직한 전체 구조는, 다수의 어드레스 신호와 두 개의 칩 셀렉트 신호를 출력하는 마이크로 프로세서 유닛, 상기 마이크로 프로세서 유닛이 출력하는 두 개의 칩 셀렉트 신호를 입력받아 논리 연산에 따라 하나의 칩 인에이블 신호를 출력하는 논리 게이트 및, 상기 다수의 어드레스 신호와 상기 칩 인에이블 신호를 입력받고, 상기 두 개의 칩 셀렉트 신호 중 어느 하나를 어드레스의 최상위 비트를 입력받는 핀으로 입력받는 메모리를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 고안을 좀 더 상세히 설명한다.
도 1에 도시된 어드레스 확장 장치는 본 고안에 따른 어드레스 확장 장치를 예로 들어 도시한 것으로, 마이크로 프로세서 유닛(100), 메모리(110) 및, 논리 게이트(120)로 이루어진다.
즉, 다수의 어드레스 신호와 두 개의 칩 셀렉트 신호를 출력하는 마이크로 프로세서 유닛(100), 상기 마이크로 프로세서 유닛(110)이 출력하는 두 개의 칩 셀렉트 신호를 입력받아 논리 연산에 따라 하나의 칩 인에이블 신호를 출력하는 논리 게이트(120), 상기 다수의 어드레스 신호와 상기 칩 인에이블 신호를 입력받고, 상기 두 개의 칩 셀렉트 신호 중 어느 하나를 어드레스의 최상위 비트를 입력받는 핀으로 입력받는 메모리(110)로 이루어진다.
이렇게 이루어진 어드레스 확장 장치에서, 마이크로 프로세서 유닛(100)은 다수의 어드레스 핀(A0 ~ A17)과 두 개의 칩 셀렉트 핀(CS1, CS2)이 구비된 것이다.
상기 다수의 어드레스 핀 중에서, 'A17'로 표기된 어드레스 핀을 제외한 나머지 어드레스 핀(A0 ~ A16)은 메모리의 각 어드레스 핀(A0 ~ A16)과 소정의 신호선을 통해 일대일로 연결되는데, 상기 A17번의 어드레스 핀은 어드레스의 최상위 비트를 입력받는 핀이다.
그리고, 두 개의 칩 셀렉트 핀(CS1, CS2)은 논리 게이트(120)의 두 개의 입력 단자와 일대일로 연결되고, 연결된 하나의 입력 단자로 칩 셀렉트 신호를 나머지 입력 단자로, 칩 셀렉트 신호를 인가한다.
논리 게이트(120)는 마이크로 프로세서 유닛(100)이 출력하는 두 개의 칩 셀렉트 신호를 입력받아 논리 연산에 따라 하나의 칩 인에이블 신호를 메모리(110)로 출력하는 것으로, 바람직하게는 앤드(AND) 게이트일 수 있다.
메모리(110)는 다수의 어드레스 핀(A0 ~ A17)과 하나의 칩 인에이블 핀(CE)이 구비된 것으로, 다수의 어드레스 핀 중에서, 'A17'로 표기된 어드레스 핀을 제외한 나머지 어드레스 핀(A0 ~ A16)은 마이크로 프로세서 유닛(100)의 각 어드레스 핀(A0 ~ A16)과 소정의 신호선을 통해 일대일로 연결된다. 그리고, 칩 인에이블 핀(CE)은 논리 게이트(120)의 출력 단자와 연결된다.
주의해서 볼 것은, A17로 표기된 어드레스 핀으로, 그 핀은 어드레스의 최상위 비트를 입력받는 핀으로, 본 고안에 따라 어드레스 신호를 입력받는 것이 아니라, 마이크로 프로세서 유닛(100)이 출력하는 두 개의 칩 셀렉트 신호 중의 어느 하나의 칩 셀렉트 신호를 입력받는다.
이렇게 이루어진 어드레스 확장 장치의 동작을 예로 들어 설명하면 다음과 같다.
여기서, 메모리(110)는 2Mbit의 저장 용량을 가진 것이고, 칩 인에이블 핀(CE)으로 로우(low) 레벨의 신호가 인가될 때 메모리가 칩 인에이블 되며, A17번의 어드레스 핀이 다른 용도로 예를 들면, 시리얼 통신이나 I/O포트 등의 다른 용도로 사용되고 있는 경우이다.
먼저, 하위 1Mbit의 저장용량에 속하는 어드레스(16진수 00000 ~ 16진수 0ffff)에 접근할 경우에는 기존의 방식과 마찬가지로 해당 어드레스를 읽으면 된다.
이 경우, 마이크로 프로세서 유닛(100)에 의해서 칩 셀렉트1(CS1)의 핀으로 로우 레벨의 신호가 인가되고, 칩 셀렉트2(CS2)로 하이 레벨의 신호가 인가된다.
그 결과, 칩 셀렉트1(CS1)의 핀에 연결된 메모리의 A17번의 어드레스 핀으로 로우 레벨의 신호 즉, 0이 입력됨에 따라, 나머지 A0 ~ A16 번의 어드레스 핀으로 0 또는 1을 입력하여 하위 1Mbit의 저장용량에 속하는 어드레스(16진수 00000 ~ 16진수 0ffff)를 선택적으로 지정할 수 있다.
또한, 칩 셀렉트1(CS1)의 핀으로 로우 레벨의 신호가 인가되어 앤드(AND) 게이트의 입력 중 하나가 로우 레벨이 됨에 따라, 상기 앤드 게이트의 출력 신호 역시, 로우 레벨의 신호가 되어 메모리는 그 로우 레벨의 신호를 칩 인엔이블로 입력받아 칩 인에이블 된다.
그에 따라, 하위 1Mbit의 저장용량에 데이터를 읽고, 쓸 수 있게 된다.
다음, 상위 1Mbit에 속하는 저장용량의 어드레스(16진수 10000 ~ 16진수 1FFFF)에 접근하는 경우인데, 이 경우는 A17번의 핀으로 하이(high) 레벨의 신호가 입력되어야 한다.
따라서, 마이크로 프로세서 유닛(100)의 칩 셀렉트1(CS1)의 핀을 이용해서는 상위 1Mbit에 속하는 저장 영역을 사용할 수 없고, 칩 셀렉트2(CS2)의 핀을 통해 메모리에 접근한다.
즉, 마이크로 프로세서 유닛(100)에서 메모리에 접근할 어드레스를 16진수 10000 ~ 16진수 1FFFF로 지정하는 것이 아니고, 칩 셀렉트1(CS1)의 핀과 관련된 16진수 10000 ~ 16진수 1FFFF에 칩 셀렉트2(CS2)의 핀과 관련된 16진수 10000 ~ 16진수 1FFFF를 더해서 16진수 20000 ~ 2FFFF로 지정하여 읽어오면 된다.
예를 들면, 메모리의 상위 1Mbit 중 16진수 10000 번지를 읽는 경우, 마이크로 프로세서 유닛(100)이 16진수의 223456번지를 읽도록 지령을 하면, 마이크로 프로세서 유닛은 칩 셀렉트2(CS2)의 핀으로 로우 레벨의 신호를 인가하고, 칩 셀렉트1(CS1)의 핀으로 하이 레벨의 신호를 인가한다.
그러면, 메모리의 A17번의 어드레스 핀으로 하이 레벨의 신호 즉, 1이 입력된다.
그리고, 칩 셀렉트2(CS2)의 핀으로 로우 레벨의 신호가 인가되어 앤드(AND) 게이트의 입력 중 하나가 로우 레벨이 됨에 따라, 상기 앤드 게이트의 출력 신호 역시, 로우 레벨의 신호가 되어 메모리는 그 로우 레벨의 신호를 칩 엔이블 단자로 입력받아 칩 인에이블 된다.
그에 따라, 상위 1Mbit의 저장용량에도 데이터를 읽고, 쓸 수 있게 되는 것 이다.
이와 같이, 본 고안은 마이크로 프로세서 유닛이 칩 셀렉트 신호와 논리 게이트의 조합으로 메모리의 상/하위 1Mbit씩을 분할하여 사용하므로, 어드레스 신호선이 부족한 경우에도 메모리 공간을 모두 사용할 수 있게 된다.
도 2는 도 1에 도시된 어드레스 확장 장치에 사용되는 주요 신호 등의 관계 즉, 칩 셀렉트 신호1(CS1), 칩 셀렉트 신호2(CS2), 칩 인에이블 신호(CE) 및 A17번의 어드레스 신호 등의 관계를 좀 더 상세히 설명하기 마련된 도면이다.
도 2를 살펴보면, 본 고안은 칩 인에이블 신호1(CS1)과 칩 인에이블 신호2(CS2) 및 앤드 게이트를 사용해 메모리의 A17번의 어드레스 핀으로 0 또는 1 즉, 로우 레벨의 신호와 하이 레벨의 신호를 입력할 수 있는 것을 볼 수 있고, 아울러 0 또는 1을 입력하는 두 경우 모두마다 칩 인에이블 핀(CE)으로 로우 레벨의 신호를 입력할 수 있는 것을 볼 수 있다.
마이크로 프로세서 유닛의 A17번의 어드레스 핀이 다른 용도로 예를 들면, 시리얼 통신이나 I/O포트 등의 다른 용도로 사용되더라도, 메모리의 저장용량인 2Mbit를 모두 사용할 수 있기 위해서는, 메모리의 A17번의 어드레스 핀으로 0 또는 1을 입력할 수 있어야 한다.
그리고, 0 또는 1을 입력하는 두 경우 모두마다 칩 인에이블 핀(CE)으로 로우 레벨의 신호를 입력할 수 있어야 하는데, 도 2는 본 고안이 그러한 조건을 충족시키는 것을 확인시켜 준다.
따라서, 본 고안은 마이크로 프로세서 유닛의 A17번의 어드레스 핀이 다른 용도로 예를 들면, 시리얼 통신이나 I/O포트 등의 다른 용도로 사용되어 어드레스 신호선이 17개가 되더라도 2Mbit(218)의 저장용량을 모두 사용할 수 있게 되는 것이다.
도 3은 본 고안에 따른 어드레스 확장을 좀 더 상세히 설명하기 위한 도면이다.
본 고안은 어드레스 핀이 다른 용도로 예를 들면, 시리얼 통신이나 I/O포트 등의 다른 용도로 사용하고자 하는 경우에, 칩 셀렉트를 위해 사용되는 여분의 칩 셀렉트 핀과 신호선을 어드레스 핀과 신호선으로 사용해 메모리 공간을 모두 사용할 수 있도록 한 것이다.
구체적으론, 도시된 바와 같이, 2Mbit의 메모리의 저장용량의 칩 셀렉트를 위해서는 칩 셀렉트1(CS1)만이 필요하나, 상기한 바와 같이, 어드레스 핀이 다른 용도로 사용되는 경우엔, 1Mbit의 저장용량에만 데이터를 읽고 쓸 수 있으므로, 이러한 문제를 극복하기 위해 칩 셀렉트1(CS1)은 하위 1Mbit의 저장용량에 데이터를 읽고 쓰는데 사용하도록 하고, 여분의 칩 셀렉트2(CS2)로 상위 1Mbit의 저장용량에 데이터를 읽고 쓰는데 사용하도록 한 것이다.
즉, 칩 셀렉트1(CS1)은 최상위 비트의 값이 0으로 시작하는 어드레스에 접근할 때 사용하며, 칩 셀렉트2(CS2)는 최상위 비트의 값이 1로 시작하는 어드레스에 접근할 때 사용한다.
이러할 경우, 하위 1Mbit에 속하는 저장용량에서 데이터를 읽거나 쓸 경우 엔, 마이크로 프로세서 유닛은 메모리에 접근할 어드레스를 16진수 100000 ~ 16진수 1FFFFF로 지정하고, 상위 1Mbit에 속하는 저장용량에서 데이터를 읽거나 쓸 경우에, 마이크로 프로세서 유닛은 메모리에 접근할 어드레스를 16진수 200000 ~ 2FFFFF로 지정하여 해당 저장 영역에서 데이터를 읽거나 쓰면 된다.
좀 더 간단한 예를 들면, 메모리에 총 16개의 번지를 지정할 수 있을 경우, 마이크로 프로세서 유닛에서 칩 셀렉트1(CS1)은 0 ~ 15번지, 그리고 칩 셀렉트2(CS2)는 16 ~ 31 번지를 지정하도록 설정된 경우, 실질적으로 어드레스 핀이 다른 용도로 사용됨에 따라 칩 셀렉트1(CS1)으로는 0 ~ 7번지 까지만 지정할 수 있다.
따라서, 8 ~ 15 번지를 지정할 경우엔, 본 고안에 따라 칩 셀렉트2(CS2)로 지정하게 되는데, 예를 들어, 9 번지에 데이터를 읽고 쓰고자 할 경우에, 9에 8을 더해 나온 결과인 17번지로 지정하여 데이터를 읽어오거나 쓰면 된다. 즉, 8 ~ 15 번지를 지정할 경우엔 칩 셀렉트2(CS2)를 사용해 해당 저장영역에 데이터를 읽고 쓰면 된다.
한편, 본 고안은 상기한 바와 같이, 최상위 비트에 해당하는 어드레스 선이 빠진 경우뿐만 아니라, 어드레스 선이 하나 빠진 경우 모두에 대해서 적용가능하다.
이상에서 상세히 설명한 바와 같이, 본 고안에 따른 어드레스 확장 장치는 두 개의 칩 셀렉트 핀을 사용하여 그 중 어느 하나의 칩 셀렉트 핀은 최상위 비트의 값이 0으로 시작하는 어드레스의 저장 영역에 접근할 때 사용하고, 다른 하나의 칩 셀렉트 핀은 최상위 비트의 값이 1로 시작하는 어드레스의 저장 영역에 접근할 때 사용하므로, 어드레스 신호선이 부족한 경우에도 메모리 공간을 모두 사용할 수 있는 효과를 얻는다.
Claims (3)
- 다수의 어드레스 핀 및 하나의 칩 인에이블 핀을 구비한 메모리;다수의 어드레스 핀과 제1 칩 셀렉트 핀으로 어드레스 신호를 발생하여 상기 메모리의 어드레스 핀으로 출력하고, 제2 칩 셀렉트 핀으로 칩 셀렉트 신호를 발생하는 마이크로 프로세서 유닛; 및상기 제1 및 제2 칩 셀렉트 핀의 칩 셀렉트 신호를 논리 조합하여 상기 메모리의 칩 인에이블 핀에 칩 인에이블 신호를 출력하는 논리 게이트를 포함하여 이루어진 칩 셀렉트 신호를 이용한 어드레스 확장장치.
- 제 1 항에 있어서,상기 논리 게이트는 앤드 게이트를 포함하여 이루어진 것을 특징으로 하는 칩 셀렉트 신호를 이용한 어드레스 확장장치.
- 제 1 항에 있어서,상기 제1 칩 셀렉트 핀으로 출력되는 어드레스 신호는 어드레스의 최상위 비트인 것을 특징으로 하는 칩 셀렉트 신호를 이용한 어드레스 확장장치.
Priority Applications (1)
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KR2020060007252U KR200419444Y1 (ko) | 2006-03-17 | 2006-03-17 | 칩 셀렉트 신호를 이용한 외부 어드레스 확장 장치 |
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Publications (1)
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KR2020060007252U KR200419444Y1 (ko) | 2006-03-17 | 2006-03-17 | 칩 셀렉트 신호를 이용한 외부 어드레스 확장 장치 |
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2006
- 2006-03-17 KR KR2020060007252U patent/KR200419444Y1/ko not_active IP Right Cessation
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