JPS59170956A - 計算機結合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、主メモリを有する２つの計算機のそれぞれに
接続され、一方の計算機から他方の計算機の主メモリに
対するアクセスを仲介する計算機結合装置に関するもの
である。

〔従来技術〕

従来、この種の装置として第１図に示すようなものがあ
る。第１図において、（１１Ｌ）および（１ｂ）は主メ
モリ（２Ｊおよび（２ｂ）をそれぞれ有する計算機、（
３ａ）および（３ｂ）はバス制御回路（４ｇ＝）、（４
ｂ）、制御回路（ｓａ）、（ｓｂ）、データ送受レジス
タ（６ｍ）、（６ｂ）をそれぞれ有する結合装置、（ｙ
ａ）および（７ｂ）は計算機（１ｍ）、主メモリ（２ｍ
）、結合装置（３ａ）および計算機（ｌｂ）、主メモリ
（２ｂ）、結合装置（３ｂ）の間を結ぶパスライン（ア
ドレスバスおよヒテータバス）、（８）は結合装置（３
ｍ）と（３ｂ）間を結合する線路である。

このような構成において、計算機（Ｉｍ）から一方の計
算機（１ｂ）の主メモＩＪ　（２ｂ）をアクセスして必
要なデータを取出す場合について説明すると、まず計算
機（詣）は必要とするデータが格納されている主メモリ
（２ｂ）のアドレス情報をパスライン（７１Ｌ）に送出
する。すると、このアドレス情報は結合装置（３＾）に
おけるバス制御回路（４ａ）に読込まれ、ここにおいて
バス制御回路（４ａ）自体の制御対象に関係するアドレ
ス情報であるか否かが判別される。判別の結束、バス制
御回路（４ａ）の制御に関係するアドレス情報であれば
、このアドレス情報は制御回路（５ａ）の制御によって
データ送受レジスタ（６ａ）に転送され、さらにこのデ
ータ送受レジスタ（に）および線路（８）を介して結合
装置（３ｂ）のデータ送受レジスタ（６ｂ）に転送され
る。

データ送受レジスタ（６ｂ）にアドレス情報が転送され
てくると、結合装置（３ｂ）における制御回路（５ｂ）
はこのときの入力アドレス情報をパスライン（γｂ）に
送出する。これによって、このアドレス情報に対応した
主メモＩＪ　（２ｂ）のアドレスから記憶データが読出
される。そして、この読出しデータは制御回路（５ｂ）
の制御によってデータ送受レジスタ（６ｂ）を介して一
方の結合装置（３ル）のデータ送受レジスタ（６ａ）に
転送され、さらには制御回路（Ｓａ）の制御によってパ
スライン（７瓢）を介して計算機（１＆）に転送される
。これによって、計算機（１ａ）ｉｄ二必要とするデー
タを一方の計算機（１ｂ）の主メモリ（２ｂ）から得る
ことができる。

従って、このような構成においては一方の計算機の主メ
モリの内容を当該計算機の制御を受けずに直接読み書き
することができるため、各種の分散処理システムに適用
することができる。

しかしながら、一方の計算機から他方の計算機の主メモ
リをアクセスする場合、アクセス対象の主メモリに対す
るアドレスを直接指定しているため、アクセスされる側
の計算機にとっては自己の側の主メモリ内のデータを保
饅することができないという欠点がある。また、主メモ
リ内のデータの格納番地を変更した場合には相手にもそ
の旨を知らせなければならない。すなわち、結合装置に
よって結合される２台の計算機のプログラムを同時に変
更しなければならないという欠点がある。

〔発明の概要〕

本発明は上記のような欠点を解決するためになされたも
ので、その目的はデータ保護を可能にし、かつ主メモリ
内のデータの格納番地を変更しても相手の計算機のプロ
グラムの変更を必要としない計算機結合装置を提供する
ことにある。

このために本発明は、一方の計算機から自己が接続され
ている側の計算機の主メモリに対するアドレス情報を自
己が接続されている側の計算機により割当てられたアド
レス情報に変換して該当する主メモリに供給するアドレ
ス変換手段と、自己が接続されている側の計算機の主メ
モリに対する一方の計算機からのアクセスを自己が接続
されている側の計算機によシ定められたメモリ領域につ
いてのみ許可するアクセス制御手段とを設けたものであ
る。

〔発明の実施例〕

第２図は本発明の一実施例を示すブロック図であって、
第１図と同一部分は同一記号を用いて表わしている。同
図において、結合装置（３ｍ）　、（３ｂ）はバス制御
回路（４凰）＋（４ｂ）、制御回路（５ｍ）　、（５ｂ
）、データ送受レジスタ（６ｍ）、（６ｂ）とから構成
されている。バス制御回路（４ｍ）および（４ｂ）はア
ドレスレジスタ（９ｍ）、（９ｂ）とデータレジスタ（
１０ｍ）、（１０ｂ）とをそれぞれ備え、制御回路（５
ｍ）　、（ｓｂ）はアドレス変換回路（ＩＬａ）、（１
１ｂ）を備えている。また、データ送受レジスタ（６ｍ
）、（６ｂ）は、データレジスタｃｓｏａ）、（ｓｏｂ
）とアドレスレジスタ（６１ｍ）　、　（６１ｂ）とを
それぞれ備えている。

第３図は、アドレスレジスタ（９ｂ）、アドレス変換回
路（１１ｂ）、　　アドレスレジスタ（６１ｂ）の関係
を示す詳細図であって、アドレス変換回路（１１ｂ）は
デコーダ（１００）、　　レジスタファイル（１０１）
ｌ　＋／レジスタｔｌ）２ｔ）および（１０３）を備え
、レジスタファイル（１０１）は主メモＩＪ　（２ｂ）
におけるメモリ領域の分割数に対応して複数個に分割さ
れている。そして、分割された各レジスタファイルには
対応するメモリ領域に対するアクセスを禁止または許可
するための７ラグレジスタ（１０４）が設けられている
０なお、結合装置（３ａ）についても全く同様に構成さ
れている。

このような構成において、アドレス変換回路（１１ｍ）
のレジスタファイル（１０１）には相手の計算機（１ｂ
）が知っている主メモリ（２ａ）の論理アドレス情報に
対応する物理アドレス情報が計算機（１ａ）のオペｌノ
ーティングシステムによって登録される。

一方、アドレス変換回路（１１ｂ）のレジスタ７゛アイ
ル（１０１）には相手の計算機（１ａ）が知っている主
メモリ（２ｂ）の論理アドレス情報に対応する物理アド
レス情叩が登録される。この場合、相手の計算機からの
アクセスを禁止しだいメそり領域があるときには、その
メモリ領域に対応するレジスタファイルの７ラグレジス
タ（ｆ０４）にアクセス禁止を示す−ＩＩの情報が登録
される。

このような状態で、計算機（１＆）から計算機（１ｂ）
の主メモリ（２ｂ）をアクセスする場合について説明す
ると、まず、計算機（１ｍ）から出力された論理アドレ
ス情報はアドレスレジスタ（９ａ）に転送された後、デ
ータレジスタ（６０ｍ）に転送される。さらに、このデ
ータレジスタ（６０ｍ）を介して結合装置（３ｂ）のア
ドレスレジスタ（６１ｂ）　Ｋ転送される。そして、こ
の論理アドレス情報は第３図に示してｂるようにｍビッ
トのうち第ｎビット目を境界として上位論理アドレス情
報と下位論理アドレス情報とに分割され、このうち上位
論理アドレス情報はレジスタファイル（１０１）の各分
割ファイルを選択するだめのデコーダ（１０Ｇ）に入力
される。これによシ、上位論理アドレス情報に対応する
分割ファイルが選択され、この分割ファイルに予め登録
されている上位物理アドレス情報が読出されてレジスタ
（１０２）に記憶される。この場合、選択された分割フ
ァイルの中のフラグレジスタ（１０４）に登録されてい
るアクセス制御情報も読出されるが、このアクセス制御
情報が１１１の場合には計算機（１ａ）Ｋ対してエラー
信号が返送されて主メモリ（２ｂ）に対するアクセスは
禁止される。

しかし、アクセス制御情報が１０１の場合には、レジス
タ（１０２）に記憶された上位物理アドレス情報は、ア
ドレスレジスタ（６１ｂ）の第ｎビット目以下に記憶さ
れ、かつレジスタ（１０３）に転送された下位論理アド
レス情報と共にアドレスレジスタ（９ｂ）に転送される
。このようにしてアドレスレジスタ（９ｂ）に記憶され
たｍビット構成の物理アドレス情報はパスライン（７ｂ
）を介して主メモリ（２ｂ）に供給される。これによシ
、この物理アドレス情報に対応した主メモリ（２ｂ）の
アドレスから記憶データが読出される。この読出しデー
タはデータレジスタ（１０ｂ）、　　アドレスレジスタ
（６１ｂ）、データレジスタ（６０ｍ）を介してデータ
レジスタ（ｔＯａ）に転送された後、計算機（１ａ）に
転送される。

このよう々動作により、計算機（１ａ）は主メモリ（２
ｂ）が計算機（１ｂ）のアドレス空間のどこで動いてい
るかを知らなくても主メモリ（２ｂ）をアクセスするこ
とができる。一方、計算機（１ｂ）はフラグレジスタ（
ｊ０４）の内容を制御することによシ主メモリ（２ｂ）
における任意のメモリ領域に対する計算機（１ａ）から
のアクセスを禁止でき、データを保護することができる
。

従って、このような結合装置を用いて複数の計算機を結
合することにより、各種の構造の分散処理システムを構
成することができる上、各計算機におけるプログラムや
主メモリのアドレス割当てを独立し２て行うことができ
、システム設計や保守が容易になるなどの利点がある。

〔発明の効果〕

以上の説明から明らかなように、本発明はアドレス変換
手段とアクセス制御手段とを設けたため、他の計算機か
らのアクセスによるデータの破壊も防止でき、また主メ
モリ内のデータ格納番地を変更しても相手の計算機のプ
ログラムを変更しなくテ済ミ、システム設計やプログラ
ムの保守が容易になるなどの効果を得ることができる。

【図面の簡単な説明】

第１図は従来における計算機結合装置の構成を示すブロ
ック図、第２図は本発明の一実施例を示すブロック図、
第３図はアドレス変換回路の詳細を示すブロック図であ
る。 （ＩＪＬ）、（ｌｂ）・・・・計算機、（２ａ）、（２
ｂ）　＠・・・主メモリ、（３ａ）、（３ｂ）・・・・
結合装置、（４＆）＋（４ｂ）・・・−バス制御回路、
（５ｍ）　、（５ｂ）・・・・制御回路、（６ａ）、（
６ｂ）・・・・データ送受レジスタ、（１１ｍ）、（ｉ
ｌｂ）・・・・アドレス変換回路、（１００）・――・
デコーダ、（１０１）・・・・レジスタフアイル’１　
　（１０２）、（ｆ０３）・・・中レジスタ（１０４）
・・・−フラグレジスタ。 代理人　　葛　野　信　−

Claims (1)

1. 【特許請求の範囲】 主メモリを有する２つの計算機のそれぞれに接続され、
   一方の計算機から他方の計算機の主メモリに対するアク
   セスを仲介する計算機結合装置において、 一方の計算機から自己が接続されている側の計算機の主
   メモリに対するアドレス情報を自己が接続されている側
   の計算機によシ割描てられたアドレス情報に変換して該
   当する主メモリに供給するアドレス変換手段と、 自己が接続されている側の計算機の主メモリに対する一
   方の計算機からのアクセスを自己が接続されている側の
   計算機によシ定められたメモリ領域についてのみ許可す
   るアクセス制御手段とを備えた計算機結合装置。