JPS59170956A - 計算機結合装置 - Google Patents
計算機結合装置Info
- Publication number
- JPS59170956A JPS59170956A JP4542183A JP4542183A JPS59170956A JP S59170956 A JPS59170956 A JP S59170956A JP 4542183 A JP4542183 A JP 4542183A JP 4542183 A JP4542183 A JP 4542183A JP S59170956 A JPS59170956 A JP S59170956A
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- JP
- Japan
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- computer
- register
- address
- main memory
- data
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、主メモリを有する2つの計算機のそれぞれに
接続され、一方の計算機から他方の計算機の主メモリに
対するアクセスを仲介する計算機結合装置に関するもの
である。
接続され、一方の計算機から他方の計算機の主メモリに
対するアクセスを仲介する計算機結合装置に関するもの
である。
従来、この種の装置として第1図に示すようなものがあ
る。第1図において、(11L)および(1b)は主メ
モリ(2Jおよび(2b)をそれぞれ有する計算機、(
3a)および(3b)はバス制御回路(4g=)、(4
b)、制御回路(sa)、(sb)、データ送受レジス
タ(6m)、(6b)をそれぞれ有する結合装置、(y
a)および(7b)は計算機(1m)、主メモリ(2m
)、結合装置(3a)および計算機(lb)、主メモリ
(2b)、結合装置(3b)の間を結ぶパスライン(ア
ドレスバスおよヒテータバス)、(8)は結合装置(3
m)と(3b)間を結合する線路である。
る。第1図において、(11L)および(1b)は主メ
モリ(2Jおよび(2b)をそれぞれ有する計算機、(
3a)および(3b)はバス制御回路(4g=)、(4
b)、制御回路(sa)、(sb)、データ送受レジス
タ(6m)、(6b)をそれぞれ有する結合装置、(y
a)および(7b)は計算機(1m)、主メモリ(2m
)、結合装置(3a)および計算機(lb)、主メモリ
(2b)、結合装置(3b)の間を結ぶパスライン(ア
ドレスバスおよヒテータバス)、(8)は結合装置(3
m)と(3b)間を結合する線路である。
このような構成において、計算機(Im)から一方の計
算機(1b)の主メモIJ (2b)をアクセスして必
要なデータを取出す場合について説明すると、まず計算
機(詣)は必要とするデータが格納されている主メモリ
(2b)のアドレス情報をパスライン(71L)に送出
する。すると、このアドレス情報は結合装置(3^)に
おけるバス制御回路(4a)に読込まれ、ここにおいて
バス制御回路(4a)自体の制御対象に関係するアドレ
ス情報であるか否かが判別される。判別の結束、バス制
御回路(4a)の制御に関係するアドレス情報であれば
、このアドレス情報は制御回路(5a)の制御によって
データ送受レジスタ(6a)に転送され、さらにこのデ
ータ送受レジスタ(に)および線路(8)を介して結合
装置(3b)のデータ送受レジスタ(6b)に転送され
る。
算機(1b)の主メモIJ (2b)をアクセスして必
要なデータを取出す場合について説明すると、まず計算
機(詣)は必要とするデータが格納されている主メモリ
(2b)のアドレス情報をパスライン(71L)に送出
する。すると、このアドレス情報は結合装置(3^)に
おけるバス制御回路(4a)に読込まれ、ここにおいて
バス制御回路(4a)自体の制御対象に関係するアドレ
ス情報であるか否かが判別される。判別の結束、バス制
御回路(4a)の制御に関係するアドレス情報であれば
、このアドレス情報は制御回路(5a)の制御によって
データ送受レジスタ(6a)に転送され、さらにこのデ
ータ送受レジスタ(に)および線路(8)を介して結合
装置(3b)のデータ送受レジスタ(6b)に転送され
る。
データ送受レジスタ(6b)にアドレス情報が転送され
てくると、結合装置(3b)における制御回路(5b)
はこのときの入力アドレス情報をパスライン(γb)に
送出する。これによって、このアドレス情報に対応した
主メモIJ (2b)のアドレスから記憶データが読出
される。そして、この読出しデータは制御回路(5b)
の制御によってデータ送受レジスタ(6b)を介して一
方の結合装置(3ル)のデータ送受レジスタ(6a)に
転送され、さらには制御回路(Sa)の制御によってパ
スライン(7瓢)を介して計算機(1&)に転送される
。これによって、計算機(1a)id二必要とするデー
タを一方の計算機(1b)の主メモリ(2b)から得る
ことができる。
てくると、結合装置(3b)における制御回路(5b)
はこのときの入力アドレス情報をパスライン(γb)に
送出する。これによって、このアドレス情報に対応した
主メモIJ (2b)のアドレスから記憶データが読出
される。そして、この読出しデータは制御回路(5b)
の制御によってデータ送受レジスタ(6b)を介して一
方の結合装置(3ル)のデータ送受レジスタ(6a)に
転送され、さらには制御回路(Sa)の制御によってパ
スライン(7瓢)を介して計算機(1&)に転送される
。これによって、計算機(1a)id二必要とするデー
タを一方の計算機(1b)の主メモリ(2b)から得る
ことができる。
従って、このような構成においては一方の計算機の主メ
モリの内容を当該計算機の制御を受けずに直接読み書き
することができるため、各種の分散処理システムに適用
することができる。
モリの内容を当該計算機の制御を受けずに直接読み書き
することができるため、各種の分散処理システムに適用
することができる。
しかしながら、一方の計算機から他方の計算機の主メモ
リをアクセスする場合、アクセス対象の主メモリに対す
るアドレスを直接指定しているため、アクセスされる側
の計算機にとっては自己の側の主メモリ内のデータを保
饅することができないという欠点がある。また、主メモ
リ内のデータの格納番地を変更した場合には相手にもそ
の旨を知らせなければならない。すなわち、結合装置に
よって結合される2台の計算機のプログラムを同時に変
更しなければならないという欠点がある。
リをアクセスする場合、アクセス対象の主メモリに対す
るアドレスを直接指定しているため、アクセスされる側
の計算機にとっては自己の側の主メモリ内のデータを保
饅することができないという欠点がある。また、主メモ
リ内のデータの格納番地を変更した場合には相手にもそ
の旨を知らせなければならない。すなわち、結合装置に
よって結合される2台の計算機のプログラムを同時に変
更しなければならないという欠点がある。
本発明は上記のような欠点を解決するためになされたも
ので、その目的はデータ保護を可能にし、かつ主メモリ
内のデータの格納番地を変更しても相手の計算機のプロ
グラムの変更を必要としない計算機結合装置を提供する
ことにある。
ので、その目的はデータ保護を可能にし、かつ主メモリ
内のデータの格納番地を変更しても相手の計算機のプロ
グラムの変更を必要としない計算機結合装置を提供する
ことにある。
このために本発明は、一方の計算機から自己が接続され
ている側の計算機の主メモリに対するアドレス情報を自
己が接続されている側の計算機により割当てられたアド
レス情報に変換して該当する主メモリに供給するアドレ
ス変換手段と、自己が接続されている側の計算機の主メ
モリに対する一方の計算機からのアクセスを自己が接続
されている側の計算機によシ定められたメモリ領域につ
いてのみ許可するアクセス制御手段とを設けたものであ
る。
ている側の計算機の主メモリに対するアドレス情報を自
己が接続されている側の計算機により割当てられたアド
レス情報に変換して該当する主メモリに供給するアドレ
ス変換手段と、自己が接続されている側の計算機の主メ
モリに対する一方の計算機からのアクセスを自己が接続
されている側の計算機によシ定められたメモリ領域につ
いてのみ許可するアクセス制御手段とを設けたものであ
る。
第2図は本発明の一実施例を示すブロック図であって、
第1図と同一部分は同一記号を用いて表わしている。同
図において、結合装置(3m) 、(3b)はバス制御
回路(4凰)+(4b)、制御回路(5m) 、(5b
)、データ送受レジスタ(6m)、(6b)とから構成
されている。バス制御回路(4m)および(4b)はア
ドレスレジスタ(9m)、(9b)とデータレジスタ(
10m)、(10b)とをそれぞれ備え、制御回路(5
m) 、(sb)はアドレス変換回路(ILa)、(1
1b)を備えている。また、データ送受レジスタ(6m
)、(6b)は、データレジスタcsoa)、(sob
)とアドレスレジスタ(61m) 、 (61b)とを
それぞれ備えている。
第1図と同一部分は同一記号を用いて表わしている。同
図において、結合装置(3m) 、(3b)はバス制御
回路(4凰)+(4b)、制御回路(5m) 、(5b
)、データ送受レジスタ(6m)、(6b)とから構成
されている。バス制御回路(4m)および(4b)はア
ドレスレジスタ(9m)、(9b)とデータレジスタ(
10m)、(10b)とをそれぞれ備え、制御回路(5
m) 、(sb)はアドレス変換回路(ILa)、(1
1b)を備えている。また、データ送受レジスタ(6m
)、(6b)は、データレジスタcsoa)、(sob
)とアドレスレジスタ(61m) 、 (61b)とを
それぞれ備えている。
第3図は、アドレスレジスタ(9b)、アドレス変換回
路(11b)、 アドレスレジスタ(61b)の関係
を示す詳細図であって、アドレス変換回路(11b)は
デコーダ(100)、 レジスタファイル(101)
l +/レジスタtl)2t)および(103)を備え
、レジスタファイル(101)は主メモIJ (2b)
におけるメモリ領域の分割数に対応して複数個に分割さ
れている。そして、分割された各レジスタファイルには
対応するメモリ領域に対するアクセスを禁止または許可
するための7ラグレジスタ(104)が設けられている
0なお、結合装置(3a)についても全く同様に構成さ
れている。
路(11b)、 アドレスレジスタ(61b)の関係
を示す詳細図であって、アドレス変換回路(11b)は
デコーダ(100)、 レジスタファイル(101)
l +/レジスタtl)2t)および(103)を備え
、レジスタファイル(101)は主メモIJ (2b)
におけるメモリ領域の分割数に対応して複数個に分割さ
れている。そして、分割された各レジスタファイルには
対応するメモリ領域に対するアクセスを禁止または許可
するための7ラグレジスタ(104)が設けられている
0なお、結合装置(3a)についても全く同様に構成さ
れている。
このような構成において、アドレス変換回路(11m)
のレジスタファイル(101)には相手の計算機(1b
)が知っている主メモリ(2a)の論理アドレス情報に
対応する物理アドレス情報が計算機(1a)のオペlノ
ーティングシステムによって登録される。
のレジスタファイル(101)には相手の計算機(1b
)が知っている主メモリ(2a)の論理アドレス情報に
対応する物理アドレス情報が計算機(1a)のオペlノ
ーティングシステムによって登録される。
一方、アドレス変換回路(11b)のレジスタ7゛アイ
ル(101)には相手の計算機(1a)が知っている主
メモリ(2b)の論理アドレス情報に対応する物理アド
レス情叩が登録される。この場合、相手の計算機からの
アクセスを禁止しだいメそり領域があるときには、その
メモリ領域に対応するレジスタファイルの7ラグレジス
タ(f04)にアクセス禁止を示す−IIの情報が登録
される。
ル(101)には相手の計算機(1a)が知っている主
メモリ(2b)の論理アドレス情報に対応する物理アド
レス情叩が登録される。この場合、相手の計算機からの
アクセスを禁止しだいメそり領域があるときには、その
メモリ領域に対応するレジスタファイルの7ラグレジス
タ(f04)にアクセス禁止を示す−IIの情報が登録
される。
このような状態で、計算機(1&)から計算機(1b)
の主メモリ(2b)をアクセスする場合について説明す
ると、まず、計算機(1m)から出力された論理アドレ
ス情報はアドレスレジスタ(9a)に転送された後、デ
ータレジスタ(60m)に転送される。さらに、このデ
ータレジスタ(60m)を介して結合装置(3b)のア
ドレスレジスタ(61b) K転送される。そして、こ
の論理アドレス情報は第3図に示してbるようにmビッ
トのうち第nビット目を境界として上位論理アドレス情
報と下位論理アドレス情報とに分割され、このうち上位
論理アドレス情報はレジスタファイル(101)の各分
割ファイルを選択するだめのデコーダ(10G)に入力
される。これによシ、上位論理アドレス情報に対応する
分割ファイルが選択され、この分割ファイルに予め登録
されている上位物理アドレス情報が読出されてレジスタ
(102)に記憶される。この場合、選択された分割フ
ァイルの中のフラグレジスタ(104)に登録されてい
るアクセス制御情報も読出されるが、このアクセス制御
情報が111の場合には計算機(1a)K対してエラー
信号が返送されて主メモリ(2b)に対するアクセスは
禁止される。
の主メモリ(2b)をアクセスする場合について説明す
ると、まず、計算機(1m)から出力された論理アドレ
ス情報はアドレスレジスタ(9a)に転送された後、デ
ータレジスタ(60m)に転送される。さらに、このデ
ータレジスタ(60m)を介して結合装置(3b)のア
ドレスレジスタ(61b) K転送される。そして、こ
の論理アドレス情報は第3図に示してbるようにmビッ
トのうち第nビット目を境界として上位論理アドレス情
報と下位論理アドレス情報とに分割され、このうち上位
論理アドレス情報はレジスタファイル(101)の各分
割ファイルを選択するだめのデコーダ(10G)に入力
される。これによシ、上位論理アドレス情報に対応する
分割ファイルが選択され、この分割ファイルに予め登録
されている上位物理アドレス情報が読出されてレジスタ
(102)に記憶される。この場合、選択された分割フ
ァイルの中のフラグレジスタ(104)に登録されてい
るアクセス制御情報も読出されるが、このアクセス制御
情報が111の場合には計算機(1a)K対してエラー
信号が返送されて主メモリ(2b)に対するアクセスは
禁止される。
しかし、アクセス制御情報が101の場合には、レジス
タ(102)に記憶された上位物理アドレス情報は、ア
ドレスレジスタ(61b)の第nビット目以下に記憶さ
れ、かつレジスタ(103)に転送された下位論理アド
レス情報と共にアドレスレジスタ(9b)に転送される
。このようにしてアドレスレジスタ(9b)に記憶され
たmビット構成の物理アドレス情報はパスライン(7b
)を介して主メモリ(2b)に供給される。これによシ
、この物理アドレス情報に対応した主メモリ(2b)の
アドレスから記憶データが読出される。この読出しデー
タはデータレジスタ(10b)、 アドレスレジスタ
(61b)、データレジスタ(60m)を介してデータ
レジスタ(tOa)に転送された後、計算機(1a)に
転送される。
タ(102)に記憶された上位物理アドレス情報は、ア
ドレスレジスタ(61b)の第nビット目以下に記憶さ
れ、かつレジスタ(103)に転送された下位論理アド
レス情報と共にアドレスレジスタ(9b)に転送される
。このようにしてアドレスレジスタ(9b)に記憶され
たmビット構成の物理アドレス情報はパスライン(7b
)を介して主メモリ(2b)に供給される。これによシ
、この物理アドレス情報に対応した主メモリ(2b)の
アドレスから記憶データが読出される。この読出しデー
タはデータレジスタ(10b)、 アドレスレジスタ
(61b)、データレジスタ(60m)を介してデータ
レジスタ(tOa)に転送された後、計算機(1a)に
転送される。
このよう々動作により、計算機(1a)は主メモリ(2
b)が計算機(1b)のアドレス空間のどこで動いてい
るかを知らなくても主メモリ(2b)をアクセスするこ
とができる。一方、計算機(1b)はフラグレジスタ(
j04)の内容を制御することによシ主メモリ(2b)
における任意のメモリ領域に対する計算機(1a)から
のアクセスを禁止でき、データを保護することができる
。
b)が計算機(1b)のアドレス空間のどこで動いてい
るかを知らなくても主メモリ(2b)をアクセスするこ
とができる。一方、計算機(1b)はフラグレジスタ(
j04)の内容を制御することによシ主メモリ(2b)
における任意のメモリ領域に対する計算機(1a)から
のアクセスを禁止でき、データを保護することができる
。
従って、このような結合装置を用いて複数の計算機を結
合することにより、各種の構造の分散処理システムを構
成することができる上、各計算機におけるプログラムや
主メモリのアドレス割当てを独立し2て行うことができ
、システム設計や保守が容易になるなどの利点がある。
合することにより、各種の構造の分散処理システムを構
成することができる上、各計算機におけるプログラムや
主メモリのアドレス割当てを独立し2て行うことができ
、システム設計や保守が容易になるなどの利点がある。
以上の説明から明らかなように、本発明はアドレス変換
手段とアクセス制御手段とを設けたため、他の計算機か
らのアクセスによるデータの破壊も防止でき、また主メ
モリ内のデータ格納番地を変更しても相手の計算機のプ
ログラムを変更しなくテ済ミ、システム設計やプログラ
ムの保守が容易になるなどの効果を得ることができる。
手段とアクセス制御手段とを設けたため、他の計算機か
らのアクセスによるデータの破壊も防止でき、また主メ
モリ内のデータ格納番地を変更しても相手の計算機のプ
ログラムを変更しなくテ済ミ、システム設計やプログラ
ムの保守が容易になるなどの効果を得ることができる。
第1図は従来における計算機結合装置の構成を示すブロ
ック図、第2図は本発明の一実施例を示すブロック図、
第3図はアドレス変換回路の詳細を示すブロック図であ
る。 (IJL)、(lb)・・・・計算機、(2a)、(2
b) @・・・主メモリ、(3a)、(3b)・・・・
結合装置、(4&)+(4b)・・・−バス制御回路、
(5m) 、(5b)・・・・制御回路、(6a)、(
6b)・・・・データ送受レジスタ、(11m)、(i
lb)・・・・アドレス変換回路、(100)・――・
デコーダ、(101)・・・・レジスタフアイル’1
(102)、(f03)・・・中レジスタ(104)
・・・−フラグレジスタ。 代理人 葛 野 信 −
ック図、第2図は本発明の一実施例を示すブロック図、
第3図はアドレス変換回路の詳細を示すブロック図であ
る。 (IJL)、(lb)・・・・計算機、(2a)、(2
b) @・・・主メモリ、(3a)、(3b)・・・・
結合装置、(4&)+(4b)・・・−バス制御回路、
(5m) 、(5b)・・・・制御回路、(6a)、(
6b)・・・・データ送受レジスタ、(11m)、(i
lb)・・・・アドレス変換回路、(100)・――・
デコーダ、(101)・・・・レジスタフアイル’1
(102)、(f03)・・・中レジスタ(104)
・・・−フラグレジスタ。 代理人 葛 野 信 −
Claims (1)
- 【特許請求の範囲】 主メモリを有する2つの計算機のそれぞれに接続され、
一方の計算機から他方の計算機の主メモリに対するアク
セスを仲介する計算機結合装置において、 一方の計算機から自己が接続されている側の計算機の主
メモリに対するアドレス情報を自己が接続されている側
の計算機によシ割描てられたアドレス情報に変換して該
当する主メモリに供給するアドレス変換手段と、 自己が接続されている側の計算機の主メモリに対する一
方の計算機からのアクセスを自己が接続されている側の
計算機によシ定められたメモリ領域についてのみ許可す
るアクセス制御手段とを備えた計算機結合装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4542183A JPS59170956A (ja) | 1983-03-18 | 1983-03-18 | 計算機結合装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4542183A JPS59170956A (ja) | 1983-03-18 | 1983-03-18 | 計算機結合装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59170956A true JPS59170956A (ja) | 1984-09-27 |
Family
ID=12718800
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4542183A Pending JPS59170956A (ja) | 1983-03-18 | 1983-03-18 | 計算機結合装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59170956A (ja) |
-
1983
- 1983-03-18 JP JP4542183A patent/JPS59170956A/ja active Pending
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