JPH07334420A - 拡張メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 拡張メモリ空間の管理が容易で、かつ、ＣＰ
Ｕのアドレス空間の構成に対する制約が少ない拡張メモ
リ制御回路を提供する。 【構成】 ＣＰＵ１が、Ｉ／Ｏアドレスに対応するアド
レスデータをアドレスバスＡＢに送出するとともに、ア
クセスすべき拡張メモリ空間のアドレスデータをデータ
バスＤＢに送出すると、アドレス制御手段８は、データ
バスＤＢに送出された拡張メモリ空間のアドレスデータ
をメモリ手段２Ａに与える。これにより、ＣＰＵ１は、
拡張メモリ空間をアクセスできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
（ＣＰＵ）を使用した制御装置等において、拡張された
メモリ空間を管理するための拡張メモリ制御回路に関す
る。

【０００２】

【従来の技術】従来、マイクロコンピュータを使用した
制御装置において、ＣＰＵのアドレス空間よりも広いメ
モリ容量が必要となる場合がある。このようにメモリ空
間を拡張する際には、次に述べるようなバンク切替えの
手法を用いることが一般的であった。

【０００３】図３は、ＣＰＵのアドレス空間が６４キロ
バイト（以下ＫＢという、アドレス００００Ｈ〜ＦＦＦ
ＦＨまで）の場合に、ＲＡＭ空間を１２８ＫＢに拡張し
てバンク切替えを行う例を示すメモリマップである。図
４は、図３に対応するメモリ制御回路を示す回路図であ
る。

【０００４】図３に示すように、ＣＰＵのアドレス空間
１０は、３２ＫＢのＲＡＭ空間１２（８０００Ｈ〜ＦＦ
ＦＦＨ）、及び３２ＫＢのＲＯＭ空間１４（００００Ｈ
〜７ＦＦＦＨ）に区分されている。ＲＡＭ空間１２は、
図４のＲＡＭ２のメモリ空間に３２ＫＢのバンクＢ０と
して割り当てられる。さらに、ＲＡＭ２のメモリ空間
は、上記バンクＢ０と同一容量（３２ＫＢ）のバンクＢ
１，Ｂ２，及びＢ３が割り当てられる。これらのバンク
Ｂ０〜Ｂ３によって合計１２８ＫＢ分の拡張ＲＡＭ空間
２０が構成される。

【０００５】４つのバンクＢ０〜Ｂ３には、２ビット分
の拡張アドレスを割り当てる。すなわち、バンクＢ０に
は“００”を、バンクＢ１には“０１”を、バンクＢ２
には“１０”を、及びバンクＢ３には“１１”をそれぞ
れ割り当てる。バンクの切替えは、ＲＡＭ２の上位アド
レスＡ１５，Ａ１６を、上記拡張アドレスとして用い、
下位アドレスＡ０〜Ａ１４を通常のアドレスとして用い
ることにより行う。

【０００６】図４に示すように、ＣＰＵ１は、ＲＡＭ２
の各バンクＢ０〜Ｂ３をアクセスする際、データバスＤ
Ｂに、アクセスすべきバンクに対応する拡張アドレス２
ビット分のデータを送出してポートＰＴに保持させると
ともに、通常のアドレスデータをアドレスバスＡＢに送
出する。これにより、全幅分のアドレスデータをＲＡＭ
２に供給して任意のバンクをアクセスする。

【０００７】

【発明が解決しようとする課題】以上のような従来技術
にあっては、次のような欠点があった。第１に、ＣＰＵ
１は、ＲＡＭ２に構成されたバンクＢ０〜Ｂ３をアクセ
スして動作している際、常にどのバンクをアクセスして
いるのかを、ポートＰＴが保持するデータを読み取って
確認する等のバンク管理動作を行う必要がある。これ
は、何らかの原因により、誤ったバンクの空間にアクセ
スしてしまうことを防止するためである。このようなバ
ンク管理動作の実行は、ソフトウェアの構成が複雑とな
るので好ましくなかった。

【０００８】第２に、ＣＰＵ１のアドレス空間にＲＡＭ
空間１２及びＲＯＭ空間１４を割り当てる際、ＲＯＭ空
間１４を可能な限り大きく確保したい場合がある。しか
しながら、このような場合には、ＣＰＵ１のアドレス空
間におけるＲＡＭ空間１０が小さくなると、個々のバン
ク容量も必然的に小さくなるために、拡張メモリ空間で
ある拡張ＲＡＭ空間２０が多数個の小容量のバンクによ
って構成されることになり、バンク管理の繁雑さを考慮
すると、ＣＰＵ１のアドレス空間におけるＲＡＭ空間１
２を小さく、すなわちＲＯＭ空間１４を大きく設定する
ことは難しかった。このような事情により、ＣＰＵのア
ドレス空間の構成には制約があった。

【０００９】本発明は、このような事情に基づいてなさ
れたもので、その目的は、拡張メモリ空間の管理が容易
で、かつ、ＣＰＵのアドレス空間の構成に対する制約が
少ない拡張メモリ制御回路を提供することにある。

【００１０】

【課題を解決するための手段】本発明の拡張メモリ制御
回路は、ＣＰＵと、メモリ手段と、アドレス制御手段と
を有し、メモリ手段のメモリ空間は、少なくとも、ＣＰ
Ｕのアドレス空間に割り当てられたワークエリアと、拡
張メモリ空間とに区分されており、ＣＰＵは、ワークエ
リアをアクセスする際には、ワークエリアに対応するア
ドレスデータをアドレスバスに送出し、拡張メモリ空間
をアクセスする際には、所定のＩ／Ｏアドレスデータを
アドレスバスに送出するとともに、拡張メモリ空間に対
応するアドレスデータをデータバスに送出し、アドレス
制御手段は、アドレスバスにワークエリアに対応するア
ドレスデータが送出された場合には、アドレスバスのデ
ータをメモリ手段に与え、アドレスバスに所定のＩ／Ｏ
アドレスデータが送出された場合には、データバスのデ
ータをメモリ手段に与えることを特徴としている。

【００１１】また、本発明の拡張メモリ制御回路は、ア
ドレス制御手段が、選択信号生成部と、データ保持部
と、アドレス選択部とを有し、選択信号生成部は、ＣＰ
Ｕのアドレス空間に割り当てられた所定のＩ／Ｏアドレ
スをＣＰＵがアクセスした際にのみ能動状態となる選択
信号を生成するものであり、データ保持部は、データバ
スから入力するデータを保持するものであり、アドレス
選択部は、選択信号が能動状態であるときには、データ
保持部が保持するデータをアドレスデータとしてメモリ
手段に与え、選択信号が非能動状態であるときには、ア
ドレスバスのアドレスデータをメモリ手段に与えるもの
であることを特徴としている。

【００１２】

【作用】ＣＰＵが、所定のＩ／Ｏアドレスに対応するア
ドレスデータをアドレスバスに送出するとともに、アク
セスすべき拡張メモリ空間のアドレスデータをデータバ
スに送出すると、アドレス制御手段は、データバスに送
出された拡張メモリ空間のアドレスデータをメモリ手段
に与える。これにより、ＣＰＵは、拡張メモリ空間をア
クセスすることができる。

【００１３】また、本発明の拡張メモリ制御回路は、ア
ドレス制御手段が、選択信号生成部と、データ保持部
と、アドレス選択部とを有している場合には、ＣＰＵ
が、所定のＩ／Ｏアドレスに対応するアドレスデータを
アドレスバスに送出するとともに、アクセスすべき拡張
メモリ空間のアドレスデータをデータバスを介してデー
タ保持手段に与えると、選択信号生成手段は、能動状態
の選択信号をアドレス選択手段に与える。アドレス選択
手段は、データ保持手段に保持されている上記拡張メモ
リ空間のアドレスデータを選択してメモリ手段に与え
る。これにより、ＣＰＵは、拡張メモリ空間をアクセス
することができる。

【００１４】

【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の拡張メモリ制御回路の一実施例を
示す概略構成図であり、図２は、同実施例に対応するメ
モリマップである。

【００１５】初めに、図２に基づいてメモリ構成につい
て説明する。図２に示すように、６４ＫＢのＣＰＵのア
ドレス空間４０は、少なくとも、ＲＡＭ空間４２（Ｃ０
００Ｈ〜ＦＦＦＦＨ）、ＲＯＭ空間４４（００００Ｈ〜
ＸＸＸＸＨ）、及びメモリマップドＩ／Ｏ方式の場合に
構成されるＩ／Ｏアドレス空間４６（ＸＸＸＸ＋１Ｈ〜
ＢＦＦＦＨ）に区分されている。ただし、上記“ＸＸＸ
ＸＨ”は、ＲＯＭ空間４４の容量によって決まるアドレ
スである。また、Ｉ／Ｏアドレス空間４６において、任
意に選択された１個の所定のＩ／ＯアドレスデータＤｉ
（例えば、ＢＦＦＦＨ）が割り当てられている。

【００１６】一方、ＲＡＭ（メモリ手段）のメモリ空間
５０は、少なくとも、上記ＲＡＭ空間４２と対応して本
来のアドレスデータによってアクセスされるワークエリ
ア５２と、上記Ｉ／Ｏアドレス空間４６に対応して後述
する拡張アドレスによってアクセスされる拡張ＲＡＭ空
間（拡張メモリ空間）５４とに区分されている。

【００１７】次に、図１に基づいて回路構成について説
明する。なお、図１において、各制御信号は、ロウアク
ティブ（負論理）で表示されているが、以下の説明にお
いては、表記の簡略化のために負論理を示す符号は省略
されている。

【００１８】ＣＰＵ１は、ＲＡＭ（メモリ手段）２Ａに
対して、制御信号である、リード信号ＲＤ及びライト信
号ＷＲを与えるとともに、データバスＤＢを介してデー
タの授受を行う。なお、ＲＡＭ２Ａのメモリ容量は、一
例としてＣＰＵ１のアドレス空間と同一の６４ＫＢであ
る。

【００１９】周知のチップセレクト信号生成部３は、ア
ドレスバスＡＢ上に送出されたアドレスデータをデコー
ドし、ＲＡＭ２Ａのワークエリア５２をアクセスする際
に能動状態となるチップセレクト信号ＣＳ１を生成する
ものである。

【００２０】データ保持部４は、周知のポートやラッチ
等によって構成されるものであり、データバスＤＢ上に
送出されているデータを、ＣＰＵ１から与えられる制御
信号ＬＳに従って一時的に保持するものである。

【００２１】選択信号生成部５は、アドレスバスＡＢ上
に送出されているアドレスデータをデコードすることに
より、ＲＡＭ２Ａの拡張ＲＡＭ空間５４をアクセスする
際に能動状態となる選択信号ＳＥを生成するものであ
る。

【００２２】アドレス選択部６は、データ保持部４に保
持されているデータと、アドレスバスＡＢのアドレスデ
ータとを入力し、上記選択信号ＳＥの状態が能動状態で
あれば、前者のデータを、非能動状態であれば、後者の
データを、それぞれ選択してＲＡＭ２Ａのアドレス端子
に送出するものである。

【００２３】ＯＲゲート７は、上記チップセレクト信号
ＣＳ１及び選択信号ＳＥのいずれか一方が能動状態
（“Ｌ”）になると、ＲＡＭ２Ａにチップセレクト信号
ＣＳを与えることによってＲＡＭ２Ａを動作状態に遷移
させものである。なお、チップセレクト信号ＣＳ１及び
選択信号ＳＥの両者が同時に能動状態となることはな
い。

【００２４】上述したデータ保持部４、選択信号生成部
５、及びアドレス選択部６によってアドレス制御手段８
が構成されている。

【００２５】ＲＯＭ９は、プログラムを格納するもので
あり、ＣＰＵ１は、ＲＯＭ９のプログラムに従って動作
を行う。

【００２６】次に、図１及び図２に基づいて動作を説明
する。図２に示すワークエリア５２をアクセスする場合
は、ＣＰＵ１は、ワークエリア５２に対応するアドレス
データ（Ｃ０００Ｈ〜ＦＦＦＦＨ）をアドレスバスＡＢ
に送出する。チップセレクト信号生成部３は、上記アド
レスデータをデコードして能動状態（“Ｌ”）のチップ
セレクト信号ＣＳ１をＯＲゲート経由でＲＡＭ２Ａのチ
ップセレクト入力端子ＣＳに与える。一方、アドレス選
択部６は、選択信号ＳＥが非能動状態（“Ｈ”）である
ため、アドレスバスＡＢ側に入力されたアドレスデータ
を選択してＲＡＭ２Ａに送出する。この結果、ＲＡＭ２
Ａのワークエリア５２がアクセスされる。

【００２７】一方、図２に示す拡張ＲＡＭ空間５４をア
クセスする場合は、ＣＰＵ１は、所定のＩ／Ｏアドレス
データＤｉをアドレスバスＡＢに送出するとともに、ア
クセスすべき拡張ＲＡＭ空間５４のアドレス（００００
Ｈ〜ＢＦＦＦＨ）をデータバスＤＢに送出する。本実施
例では、アドレスデータのビット幅は１６ビットであ
り、データバスＤＢのビット幅８ビットの２倍なので、
アドレスデータを上位及び下位の２回に分割してデータ
保持部４に保持させればよい。

【００２８】所定のＩ／ＯアドレスデータＤｉを入力し
た選択信号生成部５は、能動状態（“Ｌ”）の選択信号
ＳＥを生成してアドレス選択部６に与える。この結果、
アドレス選択部６は、データ保持部４に保持されている
拡張アドレスデータを選択してＲＡＭ２Ａに与える。こ
の際、ＲＡＭ２Ａのチップセレクト入力端子ＣＳには、
上記能動状態（“Ｌ”）の選択信号ＳＥがＯＲゲート７
を介して入力されている。これにより、ＲＡＭ２Ａの拡
張ＲＡＭ空間５４がアクセスされる。

【００２９】また、図１には示されていないＲＯＭをア
クセスする際には、図２に示すＲＯＭ空間４４に対応す
るアドレス（００００Ｈ〜ＸＸＸＸＨ）をアクセスすれ
ばよく、通常の動作と同じであるので、説明を省略す
る。

【００３０】以上説明したように、本実施例によれば、
ＣＰＵ１が、所定のＩ／ＯアドレスデータＤｉをアドレ
スバスＡＢに送出するとともに、アクセスすべき拡張Ｒ
ＡＭ空間（拡張メモリ空間）５４のアドレスデータをデ
ータバスＤＢに送出すると、アドレス制御手段８は、デ
ータバスＤＢに送出された拡張ＲＡＭ空間５４のアドレ
スデータをＲＡＭ（メモリ手段）２Ａに与える。これに
より、ＣＰＵ１は、拡張ＲＡＭ空間５４をアクセスする
ことができる。

【００３１】したがって、従来のバンク切替えを行う場
合に比較して、バンクをＲＡＭ（メモリ手段）のメモリ
空間に設ける必要がないので、第１に、バンクに関する
管理が不要となり、拡張ＲＡＭ空間（拡張メモリ空間）
の管理が容易となる。また、第２に、拡張ＲＡＭ空間
（拡張メモリ空間）をＲＡＭ（メモリ手段）に自由に設
定することができるので、ＣＰＵのアドレス空間の構成
の制約が少ない。

【００３２】選択信号生成部５は、デコーダ、あるいは
任意の論理素子を組み合わせて構成したデコード回路等
を任意に用いることが可能である。データ保持部４は、
ポート、ラッチ、及びレジスタ等の素子を任意に選択
し、あるいは組み合わせて用いればよく、これらの素子
は、上述した実施例に示したように、ＣＰＵ１の外部に
設けたものを使用してもよいし、ＣＰＵ１の内部に含ま
れているものを使用してもよい。アドレス選択部６は、
ディジタルマルチプレクサ、あるいは任意の論理素子を
組み合わせて構成することが可能である。

【００３３】また、本実施例では、アドレス制御手段８
を、データ保持部４、選択信号生成部５、及びアドレス
選択部６によって構成したが、これに限定されるもので
なく、任意の論理回路を適宜組み合わせて実現できるこ
とはもちろんである。

【００３４】なお、本発明は、上記実施例で示されたビ
ット幅のアドレスバス（１６ビット）を使用するＣＰＵ
やメモリ手段に限定されるものではなく、任意のＣＰＵ
及びメモリ手段を用いることができる。例えば、メモリ
手段２Ａのメモリ容量がＣＰＵ１のアドレス空間より大
であってもよい。その場合には、アドレス制御部８を、
それがメモリ手段２Ａのアドレス端子数に対応するビッ
ト幅のアドレスデータを処理し得るように構成すればよ
い。すなわち、データ保持部４及びアドレス選択部６
を、それらが保持及び選択し得るようにメモリ手段２Ａ
のアドレス端子数に対応するビット幅のアドレスデータ
を処理し得るように構成すればよい。

【００３５】本実施例では、ＣＰＵ１のアドレス空間の
構成を図２に示す構成としたが、ＲＡＭ空間４２、ＲＯ
Ｍ空間４４、Ｉ／Ｏアドレス空間４６の割り当ては、任
意でよい。また、所定のＩ／ＯアドレスデータＤｉは、
Ｉ／Ｏアドレス空間の中から任意に選択すればよく、特
に限定されない。

【００３６】

【発明の効果】以上詳述したように、本発明の拡張メモ
リ制御回路によれば、メモリ手段のメモリ空間にバンク
を設ける必要がないので、従来のバンク切替えを行う場
合に比較して、拡張メモリ空間の管理が容易となり、か
つ、ＣＰＵのアドレス空間の構成に対する制約が減り、
拡張メモリの空間を自由に構成することができる。

【図面の簡単な説明】

【図１】本発明の拡張メモリ制御回路の一実施例の構成
を示す回路図である。

【図２】同実施例におけるメモリマップである。

【図３】従来のバンク切替えを用いる場合のメモリマッ
プである。

【図４】従来のバンク切替えを行う回路の一例を示す回
路図である。

【符号の説明】 １ ＣＰＵ ２Ａ ＲＡＭ（メモリ手段） ８ アドレス制御手段 ４ データ保持部 ５ 選択信号生成部 ６ アドレス選択部 ４０ ＣＰＵのアドレス空間 ４２ ＲＡＭ空間 ４６ Ｉ／Ｏアドレス空間 ５０ ＲＡＭのメモリ空間 ５２ ワークエリア ５４ 拡張ＲＡＭ空間（拡張メモリ空間） ＤＢ データバス ＡＢ アドレスバス ＣＳ１ チップセレクト信号 ＳＥ 選択信号 Ｄｉ 所定のＩ／Ｏアドレスデータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】ＣＰＵと、メモリ手段と、アドレス制御手
   段とを有し、 前記メモリ手段のメモリ空間は、少なくとも、前記ＣＰ
   Ｕのアドレス空間に割り当てられたワークエリアと、拡
   張メモリ空間とに区分されており、 前記ＣＰＵは、前記ワークエリアをアクセスする際に
   は、前記ワークエリアに対応するアドレスデータをアド
   レスバスに送出し、前記拡張メモリ空間をアクセスする
   際には、所定のＩ／Ｏアドレスデータをアドレスバスに
   送出するとともに、前記拡張メモリ空間に対応するアド
   レスデータをデータバスに送出し、 前記アドレス制御手段は、アドレスバスに前記ワークエ
   リアに対応するアドレスデータが送出された場合には、
   アドレスバスのデータを前記メモリ手段に与え、アドレ
   スバスに前記所定のＩ／Ｏアドレスデータが送出された
   場合には、データバスのデータを前記メモリ手段に与え
   ること、 を特徴とする拡張メモリ制御回路。
2. 【請求項２】アドレス制御手段は、選択信号生成部と、
   データ保持部と、アドレス選択部とを有し、 前記選択信号生成部は、ＣＰＵのアドレス空間に割り当
   てられた所定のＩ／ＯアドレスをＣＰＵがアクセスした
   際にのみ能動状態となる選択信号を生成するものであ
   り、 前記データ保持部は、データバスから入力するデータを
   保持するものであり、 前記アドレス選択部は、前記選択信号が能動状態である
   ときには、前記データ保持部が保持するデータをアドレ
   スデータとして前記メモリ手段に与え、前記選択信号が
   非能動状態であるときには、アドレスバスのアドレスデ
   ータを前記メモリ手段に与えるものであること、 を特徴とする請求項１記載の拡張メモリ制御回路。