JPH07176625A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Abstract
(57)【要約】
【目的】 熱破壊を防止して確実な保護動作を可能とし
た保護用ＭＯＳトランジスタを持つ半導体装置を提供す
る。 【構成】 ドレインが外部端子に接続され、この外部端
子への高電圧印加に対してドレイン−バルク−ソースで
構成される寄生バイポーラトランジスタのオン動作によ
り電流を逃がす保護用ＭＯＳトランジスタが形成された
半導体装置であって、保護用ＭＯＳトランジスタは、ド
レイン層７を全周にわたって取り囲むようにソース層６
が配置されたレイアウトを有する。
た保護用ＭＯＳトランジスタを持つ半導体装置を提供す
る。 【構成】 ドレインが外部端子に接続され、この外部端
子への高電圧印加に対してドレイン−バルク−ソースで
構成される寄生バイポーラトランジスタのオン動作によ
り電流を逃がす保護用ＭＯＳトランジスタが形成された
半導体装置であって、保護用ＭＯＳトランジスタは、ド
レイン層７を全周にわたって取り囲むようにソース層６
が配置されたレイアウトを有する。
Description
【０００１】
【産業上の利用分野】この発明は、内部回路保護用のＭ
ＯＳトランジスタが形成された半導体装置に関する。
ＯＳトランジスタが形成された半導体装置に関する。
【０００２】
【従来の技術】ＭＯＳ集積回路においては通常、過電圧
に対して内部回路を保護するための保護回路が設けられ
る。例えば図７は、入力保護回路の例である。入力パッ
ドＰＡＤは、初段ＣＭＯＳインバータＩのゲート端子に
つながる。この入力パッドＰＡＤに静電放電（ＥＳＤ）
等が印加されたときにこの初段ＣＭＯＳインバータＩを
保護するため、入力パッドＰＡＤにドレインが接続され
たｎチャネルＭＯＳトランジスタＱN とｐチャネルＭＯ
ＳトランジスタＱP が設けられている。ｎチャネルＭＯ
ＳトランジスタＱN のソース，ゲート及びバルクはＶSS
に、ｐチャネルＭＯＳトランジスタＱP のソース，ゲー
ト及びバルクはＶDDに、それぞれ接続される。
に対して内部回路を保護するための保護回路が設けられ
る。例えば図７は、入力保護回路の例である。入力パッ
ドＰＡＤは、初段ＣＭＯＳインバータＩのゲート端子に
つながる。この入力パッドＰＡＤに静電放電（ＥＳＤ）
等が印加されたときにこの初段ＣＭＯＳインバータＩを
保護するため、入力パッドＰＡＤにドレインが接続され
たｎチャネルＭＯＳトランジスタＱN とｐチャネルＭＯ
ＳトランジスタＱP が設けられている。ｎチャネルＭＯ
ＳトランジスタＱN のソース，ゲート及びバルクはＶSS
に、ｐチャネルＭＯＳトランジスタＱP のソース，ゲー
ト及びバルクはＶDDに、それぞれ接続される。
【０００３】保護用のｎチャネルＭＯＳトランジスタＱ
N のレイアウト例を示せば、図８の通りである。図９及
び図１０はそれぞれ図８のＡ−Ａ′及びＢ−Ｂ′断面図
である。図示のようにこの例では、ｎ+ 型ドレイン層７
を挟んで両側にｎ+ 型ソース層６が配置されている。ｐ
チャネルＭＯＳトランジスタＱP については示さない
が、各部の導電型が異なるのみで同様のレイアウトで構
成される。
N のレイアウト例を示せば、図８の通りである。図９及
び図１０はそれぞれ図８のＡ−Ａ′及びＢ−Ｂ′断面図
である。図示のようにこの例では、ｎ+ 型ドレイン層７
を挟んで両側にｎ+ 型ソース層６が配置されている。ｐ
チャネルＭＯＳトランジスタＱP については示さない
が、各部の導電型が異なるのみで同様のレイアウトで構
成される。
【０００４】このような保護用ＭＯＳトランジスタＱN
，ＱP は、ＥＳＤのような急峻な高電圧入力に対し
て、寄生バイポーラトランジスタ動作により電流を逃が
す働きをする。ｎチャネルＭＯＳトランジスタＱN につ
いてみると、図９に示すように、ｎ+ 型ドレイン層７−
ｐ型ウェル２−ｎ+ 型ソース層６の間で寄生ｎｐｎトラ
ンジスタＴｎが形成されている。この寄生ｎｐｎトラン
ジスタＴｎは、ベース，エミッタがＶSSに接続されてお
り、コレクタに高電圧が印加されたとき、図１１に示す
ような一次ブレークダウン領域と二次ブレークダウン領
域を持つ特性を示す。入力パッドＰＡＤに正のＥＳＤが
入力したとき、その一次ブレークダウン領域でのオン状
態を保持することで過電流をＶSS端子に逃がすことがで
きる。
，ＱP は、ＥＳＤのような急峻な高電圧入力に対し
て、寄生バイポーラトランジスタ動作により電流を逃が
す働きをする。ｎチャネルＭＯＳトランジスタＱN につ
いてみると、図９に示すように、ｎ+ 型ドレイン層７−
ｐ型ウェル２−ｎ+ 型ソース層６の間で寄生ｎｐｎトラ
ンジスタＴｎが形成されている。この寄生ｎｐｎトラン
ジスタＴｎは、ベース，エミッタがＶSSに接続されてお
り、コレクタに高電圧が印加されたとき、図１１に示す
ような一次ブレークダウン領域と二次ブレークダウン領
域を持つ特性を示す。入力パッドＰＡＤに正のＥＳＤが
入力したとき、その一次ブレークダウン領域でのオン状
態を保持することで過電流をＶSS端子に逃がすことがで
きる。
【０００５】
【発明が解決しようとする課題】従来の保護用ＭＯＳト
ランジスタ構造は、図１０に示すように、ドレイン層７
のフィールド領域に接する２辺ａ，ｂには、寄生バイポ
ーラトランジスタは形成されず、これらの辺にはｎ+ −
ｐダイオードが形成されている。従って入力パッドＰＡ
Ｄに印加されるＥＳＤが極めて急峻であって上述の寄生
バイポーラトランジスタが等価的に存在する領域のみで
のトランジスタのオン動作では充分に電圧保持機能が働
かない場合には、ｎ+ −ｐダイオードがアバランシェ降
伏して、接合が熱により溶融破壊する可能性がある。
ランジスタ構造は、図１０に示すように、ドレイン層７
のフィールド領域に接する２辺ａ，ｂには、寄生バイポ
ーラトランジスタは形成されず、これらの辺にはｎ+ −
ｐダイオードが形成されている。従って入力パッドＰＡ
Ｄに印加されるＥＳＤが極めて急峻であって上述の寄生
バイポーラトランジスタが等価的に存在する領域のみで
のトランジスタのオン動作では充分に電圧保持機能が働
かない場合には、ｎ+ −ｐダイオードがアバランシェ降
伏して、接合が熱により溶融破壊する可能性がある。
【０００６】この発明は上記した事情を考慮してなされ
たので、熱破壊を防止して確実な保護動作を可能とした
保護用ＭＯＳトランジスタを持つ半導体装置を提供する
ことを目的としている。
たので、熱破壊を防止して確実な保護動作を可能とした
保護用ＭＯＳトランジスタを持つ半導体装置を提供する
ことを目的としている。
【０００７】
【課題を解決するための手段】この発明は、ドレインが
外部端子に接続され、この外部端子への高電圧印加に対
してドレイン−バルク−ソースで構成される寄生バイポ
ーラトランジスタのオン動作により電流を逃がす保護用
ＭＯＳトランジスタが形成された半導体装置において、
前記保護用ＭＯＳトランジスタは、ドレイン層の少なく
とも３辺の外側にソース層が配置されたレイアウトを有
することを特徴としている。
外部端子に接続され、この外部端子への高電圧印加に対
してドレイン−バルク−ソースで構成される寄生バイポ
ーラトランジスタのオン動作により電流を逃がす保護用
ＭＯＳトランジスタが形成された半導体装置において、
前記保護用ＭＯＳトランジスタは、ドレイン層の少なく
とも３辺の外側にソース層が配置されたレイアウトを有
することを特徴としている。
【０００８】
【作用】この発明によると、保護用ＭＯＳトランジスタ
のドレイン面積を従来と同じにしたとき、寄生バイポー
ラトランジスタの電流容量は従来より大きくなる。従っ
て、ＥＳＤが印加されたときに寄生バイポーラトランジ
スタがオンして逃がし得る電流量が従来より大きくな
り、保護用ＭＯＳトランジスタによる電圧保持機能が優
れたものとなる。特に、ドレイン層の全周を取り囲むよ
うにソース層を形成した場合には、従来のようなダイオ
ードのアバランシェ降伏が生じることはなく、アバラン
シェ降伏による熱破壊はなくなる。ドレイン層の一辺が
フィールドに接する場合は、ここでダイオードのアバラ
ンシェ降伏が生じる可能性が残る。しかしこの場合も、
寄生バイポーラトランジスタのオン電流が従来より大き
くとれることから、アバランシェ降伏電流は小さく抑え
られ、熱破壊を確実に防止することが可能となる。
のドレイン面積を従来と同じにしたとき、寄生バイポー
ラトランジスタの電流容量は従来より大きくなる。従っ
て、ＥＳＤが印加されたときに寄生バイポーラトランジ
スタがオンして逃がし得る電流量が従来より大きくな
り、保護用ＭＯＳトランジスタによる電圧保持機能が優
れたものとなる。特に、ドレイン層の全周を取り囲むよ
うにソース層を形成した場合には、従来のようなダイオ
ードのアバランシェ降伏が生じることはなく、アバラン
シェ降伏による熱破壊はなくなる。ドレイン層の一辺が
フィールドに接する場合は、ここでダイオードのアバラ
ンシェ降伏が生じる可能性が残る。しかしこの場合も、
寄生バイポーラトランジスタのオン電流が従来より大き
くとれることから、アバランシェ降伏電流は小さく抑え
られ、熱破壊を確実に防止することが可能となる。
【０００９】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１〜図３は、この発明の一実施例に係る入
力保護用ｎチャネルＭＯＳトランジスタの構造を、従来
の図８〜図１０に対応させて示している。ｐ型シリコン
基板１にフィールド酸化膜３が形成されて、素子形成領
域が区画される。図１においては、斜線領域がフィール
ド領域である。ｎチャネルＭＯＳトランジスタ領域には
トランジスタのバルク領域となるｐ型ウェル２が形成さ
れ、このｐ型ウェル２にゲート酸化膜４を介してポリシ
リコン膜によるゲート電極５が形成される。ゲート電極
５は、図１に示すようにリング状にパターン形成され
る。ゲート電極５をマスクとして不純物をイオン注入す
ることにより、ゲート電極５の外側にリング状にｎ+ 型
ソース層６が形成され、ゲート電極５に囲まれた領域内
にｎ+ 型ドレイン層７が形成される。
説明する。図１〜図３は、この発明の一実施例に係る入
力保護用ｎチャネルＭＯＳトランジスタの構造を、従来
の図８〜図１０に対応させて示している。ｐ型シリコン
基板１にフィールド酸化膜３が形成されて、素子形成領
域が区画される。図１においては、斜線領域がフィール
ド領域である。ｎチャネルＭＯＳトランジスタ領域には
トランジスタのバルク領域となるｐ型ウェル２が形成さ
れ、このｐ型ウェル２にゲート酸化膜４を介してポリシ
リコン膜によるゲート電極５が形成される。ゲート電極
５は、図１に示すようにリング状にパターン形成され
る。ゲート電極５をマスクとして不純物をイオン注入す
ることにより、ゲート電極５の外側にリング状にｎ+ 型
ソース層６が形成され、ゲート電極５に囲まれた領域内
にｎ+ 型ドレイン層７が形成される。
【００１０】素子形成された基板上は層間絶縁膜９で覆
われ、これにコンタクト孔１３が開けられて、第１層Ａ
ｌ膜によりソース電極１０及びドレイン電極１１が配設
される。ｐ型ウェル２のＭＯＳトランジスタ領域の外側
には、コンタクト用のｐ+ 型層８が形成され、これにコ
ンタクトする端子電極１２が形成される。これらソース
電極１０、ドレイン電極１１及び端子電極１２のコンタ
クト孔１３は、図１に示すように所定の大きさと間隔を
もって分散させている。この実施例ではソース電極１０
をソース層６上の全周にわたって形成しており、ドレイ
ン電極１１をその外側に引き出すために第２層Ａｌ配線
１５が用いられている。第２層Ａｌ配線１５は、交差部
１４で第１層Ａｌからなるソース電極１０と交差してお
り、また第１層Ａｌからなるドレイン電極１１に対して
ビヤホール１６を介してコンタクトさせている。
われ、これにコンタクト孔１３が開けられて、第１層Ａ
ｌ膜によりソース電極１０及びドレイン電極１１が配設
される。ｐ型ウェル２のＭＯＳトランジスタ領域の外側
には、コンタクト用のｐ+ 型層８が形成され、これにコ
ンタクトする端子電極１２が形成される。これらソース
電極１０、ドレイン電極１１及び端子電極１２のコンタ
クト孔１３は、図１に示すように所定の大きさと間隔を
もって分散させている。この実施例ではソース電極１０
をソース層６上の全周にわたって形成しており、ドレイ
ン電極１１をその外側に引き出すために第２層Ａｌ配線
１５が用いられている。第２層Ａｌ配線１５は、交差部
１４で第１層Ａｌからなるソース電極１０と交差してお
り、また第１層Ａｌからなるドレイン電極１１に対して
ビヤホール１６を介してコンタクトさせている。
【００１１】このように構成された保護用ｎチャネルＭ
ＯＳトランジスタのドレイン電極１１は入力パッドＰＡ
Ｄに接続され、ゲート電極５，ソース電極１０及びｐ型
ウェルの端子電極１２は共通にＶSSに接続される。これ
は従来と変わらない。端子電極１２を介してｐ型ウェル
をＶSSレベルに固定するのは、通常動作時（ＰＡＤ＝０
〜５Ｖ）にｐ型ウェルからドレイン及びソースにリーク
電流が流れないようにするためである。
ＯＳトランジスタのドレイン電極１１は入力パッドＰＡ
Ｄに接続され、ゲート電極５，ソース電極１０及びｐ型
ウェルの端子電極１２は共通にＶSSに接続される。これ
は従来と変わらない。端子電極１２を介してｐ型ウェル
をＶSSレベルに固定するのは、通常動作時（ＰＡＤ＝０
〜５Ｖ）にｐ型ウェルからドレイン及びソースにリーク
電流が流れないようにするためである。
【００１２】この実施例による保護用ｎチャネルＭＯＳ
トランジスタのｎ+ 型ドレイン層７は、その全周にわた
ってｎ+ 型ソース層６が形成されているため、フィール
ドに接する部分がない。このため、入力パッドＰＡＤに
正のＥＳＤが印加されたとき、ドレイン層７の全周で寄
生バイポーラトランジスタがオンになる。そのオン状態
が前述した一次ブレークダウン領域に保持されている限
り、従来のような接合の熱破壊が生じることはない。
トランジスタのｎ+ 型ドレイン層７は、その全周にわた
ってｎ+ 型ソース層６が形成されているため、フィール
ドに接する部分がない。このため、入力パッドＰＡＤに
正のＥＳＤが印加されたとき、ドレイン層７の全周で寄
生バイポーラトランジスタがオンになる。そのオン状態
が前述した一次ブレークダウン領域に保持されている限
り、従来のような接合の熱破壊が生じることはない。
【００１３】図４〜図６は、この発明の別の実施例によ
る保護用ｎチャネルＭＯＳトランジスタの構造を、図１
〜図３に対応させて示している。図１〜図３と対応する
部分にはそれらと同一符号を付して詳細な説明は省く。
この実施例では、長方形のｎ+ 型ドレイン層７の長手方
向の２辺ａ，ｂのうち、ドレイン電極１１を引き出す辺
ｂのみはフィールドに接する状態とし、辺ａを含む３辺
の外側にｎ+ 型ソース層６が配置されている。
る保護用ｎチャネルＭＯＳトランジスタの構造を、図１
〜図３に対応させて示している。図１〜図３と対応する
部分にはそれらと同一符号を付して詳細な説明は省く。
この実施例では、長方形のｎ+ 型ドレイン層７の長手方
向の２辺ａ，ｂのうち、ドレイン電極１１を引き出す辺
ｂのみはフィールドに接する状態とし、辺ａを含む３辺
の外側にｎ+ 型ソース層６が配置されている。
【００１４】この実施例によっても、ドレイン層の２辺
がフィールドに接する従来構造に比べると、寄生バイポ
ーラトランジスタの電流容量が大きくなっており、確実
な保護動作が可能となる。またこの実施例の場合、図１
に示したようなソース，ドレイン電極配線の交差部１４
が必要なくなり、１層Ａｌで全電極配線を形成すること
も可能になる。なお図１の構造は、ソース電極１０とド
レイン電極１１の交差配線が不可欠という訳ではない。
ドレイン電極１１を引き出す交差部１４でソース電極１
０が切り離された状態とすれば、２層Ａｌ等による交差
配線は必要なくなり、これでも特性上はほとんど差が生
じない。
がフィールドに接する従来構造に比べると、寄生バイポ
ーラトランジスタの電流容量が大きくなっており、確実
な保護動作が可能となる。またこの実施例の場合、図１
に示したようなソース，ドレイン電極配線の交差部１４
が必要なくなり、１層Ａｌで全電極配線を形成すること
も可能になる。なお図１の構造は、ソース電極１０とド
レイン電極１１の交差配線が不可欠という訳ではない。
ドレイン電極１１を引き出す交差部１４でソース電極１
０が切り離された状態とすれば、２層Ａｌ等による交差
配線は必要なくなり、これでも特性上はほとんど差が生
じない。
【００１５】以上では、保護用のｐチャネルＭＯＳトラ
ンジスタについては示さなかったが、これもｎチャネル
ＭＯＳトランジスタと同様のレイアウトとする。これに
より、入力パッドに負のＥＳＤが印加されたときのｐチ
ャネルＭＯＳトランジスタによる保護動作が、やはり熱
破壊を伴うことなく確実に行われる。またこの発明によ
る保護用ＭＯＳトランジスタ構造は入力保護用に限られ
ず、出力保護用にも同様に適用することができる。この
場合、保護用ＭＯＳトランジスタのゲートはＶSSあるい
はＶDDレベルではなくてもよく、例えば出力段ＭＯＳト
ランジスタのゲートと同じレベルでもよい。更に、保護
用ＭＯＳトランジスタが複数段に分割されて配置される
場合もこの発明は有効であり、各段のＭＯＳトランジス
タに実施例と同様の構造を導入することにより、確実な
熱破壊防止が可能になる。
ンジスタについては示さなかったが、これもｎチャネル
ＭＯＳトランジスタと同様のレイアウトとする。これに
より、入力パッドに負のＥＳＤが印加されたときのｐチ
ャネルＭＯＳトランジスタによる保護動作が、やはり熱
破壊を伴うことなく確実に行われる。またこの発明によ
る保護用ＭＯＳトランジスタ構造は入力保護用に限られ
ず、出力保護用にも同様に適用することができる。この
場合、保護用ＭＯＳトランジスタのゲートはＶSSあるい
はＶDDレベルではなくてもよく、例えば出力段ＭＯＳト
ランジスタのゲートと同じレベルでもよい。更に、保護
用ＭＯＳトランジスタが複数段に分割されて配置される
場合もこの発明は有効であり、各段のＭＯＳトランジス
タに実施例と同様の構造を導入することにより、確実な
熱破壊防止が可能になる。
【００１６】
【発明の効果】以上述べたようにこの発明によれば、保
護用ＭＯＳトランジスタとして、ドレイン層の少なくと
も３辺の外側にソース層が配置されたレイアウトを採用
することにより、ＥＳＤ印加に対して優れた保護機能を
発揮することができる。
護用ＭＯＳトランジスタとして、ドレイン層の少なくと
も３辺の外側にソース層が配置されたレイアウトを採用
することにより、ＥＳＤ印加に対して優れた保護機能を
発揮することができる。
【図１】 一実施例の保護用ｎチャネルＭＯＳトランジ
スタのレイアウトを示す。
スタのレイアウトを示す。
【図２】 図１のＡ−Ａ′断面構造を示す。
【図３】 図１のＢ−Ｂ′断面構造を示す。
【図４】 他の実施例の保護用ｎチャネルＭＯＳトラン
ジスタのレイアウトを示す。
ジスタのレイアウトを示す。
【図５】 図４のＡ−Ａ′断面構造を示す。
【図６】 図４のＢ−Ｂ′断面構造を示す。
【図７】 入力保護回路の構成例を示す。
【図８】 従来の保護用ｎチャネルＭＯＳトランジスタ
のレイアウトを示す。
のレイアウトを示す。
【図９】 図８のＡ−Ａ′断面構造を示す。
【図１０】 図８のＢ−Ｂ′断面構造を示す。
【図１１】 寄生バイポーラトランジスタの特性を示
す。
す。
１…ｐ型シリコン基板、２…ｐ型ウェル、３…フィール
ド酸化膜、４…ゲート酸化膜、５…ゲート電極、６…ｎ
+ 型ソース層、７…ｎ+ 型ドレイン層。８…ｐ+ 型層、
９…層間絶縁膜、１０…ソース電極、１１…ドレイン電
極、１２…端子電極、１３…コンタクト孔。
ド酸化膜、４…ゲート酸化膜、５…ゲート電極、６…ｎ
+ 型ソース層、７…ｎ+ 型ドレイン層。８…ｐ+ 型層、
９…層間絶縁膜、１０…ソース電極、１１…ドレイン電
極、１２…端子電極、１３…コンタクト孔。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｋ
Claims (2)
- 【請求項１】 ドレインが外部端子に接続され、この外
部端子への高電圧印加に対してドレイン−バルク−ソー
スで構成される寄生バイポーラトランジスタのオン動作
により電流を逃がす保護用ＭＯＳトランジスタが形成さ
れた半導体装置において、 前記保護用ＭＯＳトランジスタは、ドレイン層の少なく
とも３辺の外側にソース層が配置されたレイアウトを有
することを特徴とする半導体装置。 - 【請求項２】 前記保護用ＭＯＳトランジスタのソー
ス，バルク及びゲートはソース電位レベルに固定されて
いることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6258876A JPH07176625A (ja) | 1993-10-25 | 1994-09-28 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28862393 | 1993-10-25 | ||
| JP5-288623 | 1993-10-25 | ||
| JP6258876A JPH07176625A (ja) | 1993-10-25 | 1994-09-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176625A true JPH07176625A (ja) | 1995-07-14 |
Family
ID=26543867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6258876A Pending JPH07176625A (ja) | 1993-10-25 | 1994-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176625A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0948051A3 (en) * | 1998-03-24 | 2006-04-05 | NEC Electronics Corporation | Semiconductor device having a protective circuit |
| CN102024847A (zh) * | 2010-09-21 | 2011-04-20 | 电子科技大学 | 一种高压功率器件结构 |
-
1994
- 1994-09-28 JP JP6258876A patent/JPH07176625A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0948051A3 (en) * | 1998-03-24 | 2006-04-05 | NEC Electronics Corporation | Semiconductor device having a protective circuit |
| CN102024847A (zh) * | 2010-09-21 | 2011-04-20 | 电子科技大学 | 一种高压功率器件结构 |
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