JPH0669429A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH0669429A JPH0669429A JP22171392A JP22171392A JPH0669429A JP H0669429 A JPH0669429 A JP H0669429A JP 22171392 A JP22171392 A JP 22171392A JP 22171392 A JP22171392 A JP 22171392A JP H0669429 A JPH0669429 A JP H0669429A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- drain
- input
- circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は静電気等によるＭＯＳトランジスタ
のゲート酸化膜破壊を保護する保護素子を有した半導体
回路に関し、内部回路保護用トランジスタのゲート酸化
膜破壊を保護することを目的とする。 【構成】 入力パッド１より半導体集積回路の内部回路
２に到る信号線１５と、互いに導電型の異なる第１及び
第２のトランジスタＱA 及びＱB の各ドレインとの間
に、第１及び第２の保護素子２１及び２２が夫々介挿接
続される。
のゲート酸化膜破壊を保護する保護素子を有した半導体
回路に関し、内部回路保護用トランジスタのゲート酸化
膜破壊を保護することを目的とする。 【構成】 入力パッド１より半導体集積回路の内部回路
２に到る信号線１５と、互いに導電型の異なる第１及び
第２のトランジスタＱA 及びＱB の各ドレインとの間
に、第１及び第２の保護素子２１及び２２が夫々介挿接
続される。
Description
【０００１】
【産業上の利用分野】本発明は半導体回路に係り、特に
静電気等によるＭＯＳトランジスタのゲート酸化膜破壊
を保護する保護素子を備えた半導体回路に関する。
静電気等によるＭＯＳトランジスタのゲート酸化膜破壊
を保護する保護素子を備えた半導体回路に関する。
【０００２】ＣＭＯＳ半導体回路において、入力回路を
静電破壊から保護するために保護素子が設けられてい
る。しかし、この保護素子としてＭＯＳ型トランジスタ
を用いた場合、そのゲート酸化膜が静電気により破壊さ
れることがあるため、保護素子の保護も必要とされる。
静電破壊から保護するために保護素子が設けられてい
る。しかし、この保護素子としてＭＯＳ型トランジスタ
を用いた場合、そのゲート酸化膜が静電気により破壊さ
れることがあるため、保護素子の保護も必要とされる。
【０００３】
【従来の技術】図９は従来の半導体回路の一例の回路図
を示す。同図中、入力パッド１と内部回路２との間に、
ＰチャンネルＭＯＳトランジスタＱA とＮチャンネルＭ
ＯＳトランジスタＱB の各ドレインが共通接続され、Ｍ
ＯＳトランジスタＱA のソースは電源電圧ＶDD端子に、
またＭＯＳトランジスタＱB のソースは電源電圧ＶSS端
子に夫々接続されている。また、ＤA はＭＯＳトランジ
スタＱA の寄生ダイオード、ＤB はＭＯＳトランジスタ
ＱB の寄生ダイオードである。
を示す。同図中、入力パッド１と内部回路２との間に、
ＰチャンネルＭＯＳトランジスタＱA とＮチャンネルＭ
ＯＳトランジスタＱB の各ドレインが共通接続され、Ｍ
ＯＳトランジスタＱA のソースは電源電圧ＶDD端子に、
またＭＯＳトランジスタＱB のソースは電源電圧ＶSS端
子に夫々接続されている。また、ＤA はＭＯＳトランジ
スタＱA の寄生ダイオード、ＤB はＭＯＳトランジスタ
ＱB の寄生ダイオードである。
【０００４】図１０は従来の半導体回路の一例の断面図
を示す。同図中、Ｎ型基板３上に形成されたＰ型拡散領
域４及び５が夫々図９に示したＰチャンネルのＭＯＳト
ランジスタＱA のソース、ドレインで、また酸化膜６上
にゲート電極７が形成されている。
を示す。同図中、Ｎ型基板３上に形成されたＰ型拡散領
域４及び５が夫々図９に示したＰチャンネルのＭＯＳト
ランジスタＱA のソース、ドレインで、また酸化膜６上
にゲート電極７が形成されている。
【０００５】一方、Ｎ型基板３上に形成されたＰウェル
８内に形成されたＮ型拡散領域９及び１０が前記Ｎチャ
ンネルＭＯＳトランジスタＱB のソース、ドレインであ
り、またゲート酸化膜１１上にゲート電極１２が形成さ
れている。Ｎ型基板３はＱA及びＱB のバックゲートを
構成している。またドレイン５及び１０は共通接続され
ている。更に、ドレイン５とＮ型基板３とのＰＮ接合に
より寄生ダイオードＤ A が形成され、ドレイン１０とＰ
ウェル８のＰＮ接合により寄生ダイオードＤBが形成さ
れている。
８内に形成されたＮ型拡散領域９及び１０が前記Ｎチャ
ンネルＭＯＳトランジスタＱB のソース、ドレインであ
り、またゲート酸化膜１１上にゲート電極１２が形成さ
れている。Ｎ型基板３はＱA及びＱB のバックゲートを
構成している。またドレイン５及び１０は共通接続され
ている。更に、ドレイン５とＮ型基板３とのＰＮ接合に
より寄生ダイオードＤ A が形成され、ドレイン１０とＰ
ウェル８のＰＮ接合により寄生ダイオードＤBが形成さ
れている。
【０００６】かかる構成の従来の半導体回路において、
入力パッド１に入力される入力信号は電源電圧ＶDDより
小で、かつ、電源電圧ＶSSより大なる電圧範囲内の信号
で、そのまま内部回路２へ入力される。一方、静電気等
によりＶDD以上の過大な高電圧が入力パッド１に加わっ
た場合、寄生ダイオードＤA がオンになると共にＭＯＳ
トランジスタＱA がオンになるため、入力高電圧は内部
回路２へはＶDDに制限されて入力される。
入力パッド１に入力される入力信号は電源電圧ＶDDより
小で、かつ、電源電圧ＶSSより大なる電圧範囲内の信号
で、そのまま内部回路２へ入力される。一方、静電気等
によりＶDD以上の過大な高電圧が入力パッド１に加わっ
た場合、寄生ダイオードＤA がオンになると共にＭＯＳ
トランジスタＱA がオンになるため、入力高電圧は内部
回路２へはＶDDに制限されて入力される。
【０００７】他方、ＶSSより負方向に大なる過大な高電
圧が入力パッド１に加わった場合、寄生ダイオードＤB
がオンになると共にＭＯＳトランジスタＱB がオンにな
るため、入力高電圧は内部回路２へはＶSSに制限されて
入力される。このように、この従来の半導体回路では、
内部回路２へＶDD以上、ＶSS以下の過大電圧（ノイズ）
が印加されるのを防ぐ、保護回路として作動する。
圧が入力パッド１に加わった場合、寄生ダイオードＤB
がオンになると共にＭＯＳトランジスタＱB がオンにな
るため、入力高電圧は内部回路２へはＶSSに制限されて
入力される。このように、この従来の半導体回路では、
内部回路２へＶDD以上、ＶSS以下の過大電圧（ノイズ）
が印加されるのを防ぐ、保護回路として作動する。
【０００８】
【発明が解決しようとする課題】しかるに、上記の従来
の半導体回路は、ＶDDより正方向に大なる過大な電圧入
力時には図１０のＰチャンネルＭＯＳトランジスタＱA
のゲート酸化膜６に直接高電圧が入力されてしまい、ま
たＶSSより負方向に大なる過大な電圧入力時には、Ｎチ
ャンネルＭＯＳトランジスタＱB のゲート酸化膜１１に
高電圧が加わるため、上記の高電圧が長い期間入力され
るとゲート酸化膜６又は１１が破壊してしまい、その結
果リーク電流が流れ、ＩＣ（集積回路）の劣化をまね
く。
の半導体回路は、ＶDDより正方向に大なる過大な電圧入
力時には図１０のＰチャンネルＭＯＳトランジスタＱA
のゲート酸化膜６に直接高電圧が入力されてしまい、ま
たＶSSより負方向に大なる過大な電圧入力時には、Ｎチ
ャンネルＭＯＳトランジスタＱB のゲート酸化膜１１に
高電圧が加わるため、上記の高電圧が長い期間入力され
るとゲート酸化膜６又は１１が破壊してしまい、その結
果リーク電流が流れ、ＩＣ（集積回路）の劣化をまね
く。
【０００９】本発明は上記の点に鑑みなされたもので、
保護用トランジスタの破壊を防止することにより、上記
の課題を解決した半導体回路を提供することを目的とす
る。
保護用トランジスタの破壊を防止することにより、上記
の課題を解決した半導体回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図に示すように、本発明は入力パッド１よ
り半導体集積回路の内部回路２に到る信号線１５と、互
いに導電型の異なる第１及び第２のトランジスタＱA 及
びＱB の各ドレインとの間に、第１及び第２の保護素子
２１及び２２を夫々介挿接続した点に特徴を有する。
図を示す。同図に示すように、本発明は入力パッド１よ
り半導体集積回路の内部回路２に到る信号線１５と、互
いに導電型の異なる第１及び第２のトランジスタＱA 及
びＱB の各ドレインとの間に、第１及び第２の保護素子
２１及び２２を夫々介挿接続した点に特徴を有する。
【００１１】
【作用】本発明では過大入力に対して第１及び第２のト
ランジスタＱA 及びＱB のいずれか一方がオンとなり、
内部回路２を保護するに際し、保護素子２１及び２２に
よりトランジスタＱA 及びＱB のゲート酸化膜には入力
パッド１より直接に過大レベルの入力電圧が印加されな
いようにすることができる。
ランジスタＱA 及びＱB のいずれか一方がオンとなり、
内部回路２を保護するに際し、保護素子２１及び２２に
よりトランジスタＱA 及びＱB のゲート酸化膜には入力
パッド１より直接に過大レベルの入力電圧が印加されな
いようにすることができる。
【００１２】
【実施例】図２は本発明の第１実施例の回路図を示す。
同図中、図１と同一構成部分には同一符号を付し、その
説明を省略する。図２において、Ｑ1 は前記第１の保護
素子２１に相当するＰチャンネルＭＯＳトランジスタ
で、そのソースが前記第１のトランジスタに相当するＰ
チャンネルＭＯＳトランジスタＱA のドレインに接続さ
れ、またＱ1 のドレインは信号線１５に接続されてい
る。
同図中、図１と同一構成部分には同一符号を付し、その
説明を省略する。図２において、Ｑ1 は前記第１の保護
素子２１に相当するＰチャンネルＭＯＳトランジスタ
で、そのソースが前記第１のトランジスタに相当するＰ
チャンネルＭＯＳトランジスタＱA のドレインに接続さ
れ、またＱ1 のドレインは信号線１５に接続されてい
る。
【００１３】Ｑ2 は前記第２の保護素子２２に相当する
ＮチャンネルＭＯＳトランジスタで、そのソースが前記
第２のトランジスタに相当するＮチャンネルＭＯＳトラ
ンジスタＱB のドレインに接続され、またＱ2 のドレイ
ンは信号線１５に接続されている。更に、トランジスタ
Ｑ1 及びＱ2 の両ゲートはいずれも開放とされている。
ＮチャンネルＭＯＳトランジスタで、そのソースが前記
第２のトランジスタに相当するＮチャンネルＭＯＳトラ
ンジスタＱB のドレインに接続され、またＱ2 のドレイ
ンは信号線１５に接続されている。更に、トランジスタ
Ｑ1 及びＱ2 の両ゲートはいずれも開放とされている。
【００１４】図３は図２の第１実施例の断面図を示す。
同図中、Ｎ型基板３１上に直接にＮ型拡散領域３２，Ｐ
型拡散領域３３，３４及び３５が形成され、またＰウェ
ル４０内にはＮ型拡散領域４１，４２及び４３とＰ型拡
散領域４４とが形成されている。
同図中、Ｎ型基板３１上に直接にＮ型拡散領域３２，Ｐ
型拡散領域３３，３４及び３５が形成され、またＰウェ
ル４０内にはＮ型拡散領域４１，４２及び４３とＰ型拡
散領域４４とが形成されている。
【００１５】その後、ゲート酸化膜３６，３８，４５及
び４７が所定位置に形成された後、ゲート電極３７，３
９，４６及び４８がゲート酸化膜３６，３８，４５及び
４７上に被覆形成される。更に、Ｎ型拡散領域３２，Ｐ
型拡散領域３３及びゲート電極３７が電源電圧ＶDD入力
端子に接続されると共に、Ｎ型拡散領域４３，Ｐ型拡散
領域４４及びゲート電極４８が夫々電源電圧ＶSS入力端
子に接続されている。また、Ｐ型拡散領域３５とＮ型拡
散領域４１とは入力パッド１及び内部回路２を接続する
信号線１５に接続されている。
び４７が所定位置に形成された後、ゲート電極３７，３
９，４６及び４８がゲート酸化膜３６，３８，４５及び
４７上に被覆形成される。更に、Ｎ型拡散領域３２，Ｐ
型拡散領域３３及びゲート電極３７が電源電圧ＶDD入力
端子に接続されると共に、Ｎ型拡散領域４３，Ｐ型拡散
領域４４及びゲート電極４８が夫々電源電圧ＶSS入力端
子に接続されている。また、Ｐ型拡散領域３５とＮ型拡
散領域４１とは入力パッド１及び内部回路２を接続する
信号線１５に接続されている。
【００１６】これにより、Ｐ型拡散領域３３及び３４は
トランジスタＱA のソース及びドレインを、またＰ型拡
散領域３４及び３５は夫々トランジスタＱ1 のソース及
びドレインを構成し、ゲート電極３７，３９はトランジ
スタＱA ，Ｑ1 の各ゲートを構成する。また、Ｎ型拡散
領域４１及び４２は夫々トランジスタＱ2 のドレイン及
びソースを構成し、Ｎ型拡散領域４２及び４３は夫々ト
ランジスタＱB のドレイン及びソースを構成している。
トランジスタＱA のソース及びドレインを、またＰ型拡
散領域３４及び３５は夫々トランジスタＱ1 のソース及
びドレインを構成し、ゲート電極３７，３９はトランジ
スタＱA ，Ｑ1 の各ゲートを構成する。また、Ｎ型拡散
領域４１及び４２は夫々トランジスタＱ2 のドレイン及
びソースを構成し、Ｎ型拡散領域４２及び４３は夫々ト
ランジスタＱB のドレイン及びソースを構成している。
【００１７】図２及び図３に示す第１実施例では、入力
パッド１にＶDDより正方向に大なる過大電圧が入力され
ると、トランジスタＱ1 及びＱA が夫々オンとなり、内
部回路２には電圧ＶDDに制限されて入力される。また、
入力パッド１にＶSSより負方向に大なる過大電圧が入力
されると、トランジスタＱ2 及びＱB が夫々オンとな
り、内部回路２には電圧ＶSSに制限されて入力される。
パッド１にＶDDより正方向に大なる過大電圧が入力され
ると、トランジスタＱ1 及びＱA が夫々オンとなり、内
部回路２には電圧ＶDDに制限されて入力される。また、
入力パッド１にＶSSより負方向に大なる過大電圧が入力
されると、トランジスタＱ2 及びＱB が夫々オンとな
り、内部回路２には電圧ＶSSに制限されて入力される。
【００１８】ここで、上記の過大電圧入力時にはトラン
ジスタＱA ，ＱB のゲート酸化膜３６，４７には直接電
界が加わらないので、ゲート酸化膜３６，４７の破壊を
防止することができる。
ジスタＱA ，ＱB のゲート酸化膜３６，４７には直接電
界が加わらないので、ゲート酸化膜３６，４７の破壊を
防止することができる。
【００１９】次に本発明の第２実施例について説明す
る。図４は本発明の第２実施例の回路図、図５は本発明
の第２実施例の断面図を示し、夫々図１，図３と同一構
成部分には同一符号を付し、その説明を省略する。図４
において、Ｑ3 は前記第１の保護素子２１に相当するＰ
チャンネルＭＯＳトランジスタで、そのゲート及びソー
スがトランジスタＱA のドレインに夫々接続されると共
に、そのドレインが信号線１５に接続されている。
る。図４は本発明の第２実施例の回路図、図５は本発明
の第２実施例の断面図を示し、夫々図１，図３と同一構
成部分には同一符号を付し、その説明を省略する。図４
において、Ｑ3 は前記第１の保護素子２１に相当するＰ
チャンネルＭＯＳトランジスタで、そのゲート及びソー
スがトランジスタＱA のドレインに夫々接続されると共
に、そのドレインが信号線１５に接続されている。
【００２０】Ｑ4 は前記第２の保護素子２２に相当する
ＮチャンネルＭＯＳトランジスタで、そのゲート及びソ
ースがトランジスタＱB のドレインに接続されると共
に、そのドレインが信号線１５に接続されている。
ＮチャンネルＭＯＳトランジスタで、そのゲート及びソ
ースがトランジスタＱB のドレインに接続されると共
に、そのドレインが信号線１５に接続されている。
【００２１】図５において、Ｐ型拡散領域３４がトラン
ジスタＱA のドレインとトランジスタＱ3 のソースとを
構成し、Ｐ型拡散領域５１がトランジスタＱ3 のドレイ
ンを構成し、ゲート酸化膜５２上のゲート電極５３がト
ランジスタＱ3 のゲートを構成している。また、Ｎ型拡
散領域５４，４５を夫々ドレイン、ソースとし、ゲート
酸化膜５５上のゲート電極５６をゲートとするトランジ
スタＱ4 がＰウェル４０内に形成されている。
ジスタＱA のドレインとトランジスタＱ3 のソースとを
構成し、Ｐ型拡散領域５１がトランジスタＱ3 のドレイ
ンを構成し、ゲート酸化膜５２上のゲート電極５３がト
ランジスタＱ3 のゲートを構成している。また、Ｎ型拡
散領域５４，４５を夫々ドレイン、ソースとし、ゲート
酸化膜５５上のゲート電極５６をゲートとするトランジ
スタＱ4 がＰウェル４０内に形成されている。
【００２２】本実施例は、トランジスタＱ3 及びＱ4 の
各ゲートは自トランジスタのソースとトランジスタＱA
及びＱB のドレインとの接続点に接続されている点が第
１実施例と異なる。
各ゲートは自トランジスタのソースとトランジスタＱA
及びＱB のドレインとの接続点に接続されている点が第
１実施例と異なる。
【００２３】本実施例ではＶDDより正方向に大なる過大
電圧入力時はトランジスタＱ3 及びＱA が夫々オンとな
り、またＶSSより負方向に大なる過大電圧入力時はトラ
ンジスタＱ4 及びＱB が夫々オンとなり、いずれの場合
も過大入力電圧をＶDD又はＶ SSに制限して、内部回路２
へ出力することにより、内部回路２の保護が図られる。
このとき、過大入力電圧はトランジスタＱA ，ＱB のゲ
ート酸化膜３６及び４７には直接に印加されないため、
ゲート酸化膜３６及び４７の破壊を防止でき、リーク電
流が流れるのを防止することができる。
電圧入力時はトランジスタＱ3 及びＱA が夫々オンとな
り、またＶSSより負方向に大なる過大電圧入力時はトラ
ンジスタＱ4 及びＱB が夫々オンとなり、いずれの場合
も過大入力電圧をＶDD又はＶ SSに制限して、内部回路２
へ出力することにより、内部回路２の保護が図られる。
このとき、過大入力電圧はトランジスタＱA ，ＱB のゲ
ート酸化膜３６及び４７には直接に印加されないため、
ゲート酸化膜３６及び４７の破壊を防止でき、リーク電
流が流れるのを防止することができる。
【００２４】次に本発明の第３実施例について説明す
る。図６は本発明の第３実施例の回路図、図７は本発明
の第３実施例の断面図を示し、夫々図１，図３と同一構
成部分には同一符号を付し、その説明を省略する。図６
において、トランジスタＱA のドレインと信号線１５と
の間に第１の抵抗Ｒ1 が接続され、またトランジスタＱ
B のドレインと信号線１５との間には第２の抵抗Ｒ2 が
接続されている。
る。図６は本発明の第３実施例の回路図、図７は本発明
の第３実施例の断面図を示し、夫々図１，図３と同一構
成部分には同一符号を付し、その説明を省略する。図６
において、トランジスタＱA のドレインと信号線１５と
の間に第１の抵抗Ｒ1 が接続され、またトランジスタＱ
B のドレインと信号線１５との間には第２の抵抗Ｒ2 が
接続されている。
【００２５】上記の第１及び第２の抵抗Ｒ1 及びＲ
2 は、図７の実施例では、トランジスタＱA 及びＱB の
間の素子分離用酸化膜６１上に形成された、ポリシリコ
ン製の抵抗６２及び６３で実現されている。上記の抵抗
６２の一端はＰ型拡散領域３４に接続され、抵抗６３の
一端はＮ型拡散領域４５に接続されており、また抵抗６
２及び６３は夫々信号線１５に接続されている。
2 は、図７の実施例では、トランジスタＱA 及びＱB の
間の素子分離用酸化膜６１上に形成された、ポリシリコ
ン製の抵抗６２及び６３で実現されている。上記の抵抗
６２の一端はＰ型拡散領域３４に接続され、抵抗６３の
一端はＮ型拡散領域４５に接続されており、また抵抗６
２及び６３は夫々信号線１５に接続されている。
【００２６】本実施例では過大電圧は抵抗Ｒ1 （６
２），Ｒ2 （６３）を介してトランジスタＱA ，ＱB の
ドレインに印加されるため、ゲート酸化膜３６，４７に
は直接過大電圧が印加されず、ゲート酸化膜３６及び４
７の耐ノイズ性を向上することができる。これにより、
従来よりもリーク電流が流れる割合を大幅に低減でき
る。
２），Ｒ2 （６３）を介してトランジスタＱA ，ＱB の
ドレインに印加されるため、ゲート酸化膜３６，４７に
は直接過大電圧が印加されず、ゲート酸化膜３６及び４
７の耐ノイズ性を向上することができる。これにより、
従来よりもリーク電流が流れる割合を大幅に低減でき
る。
【００２７】なお、抵抗Ｒ1 及びＲ2 は図７ではポリシ
リコン製の抵抗６２，６３として説明したが、これに限
定されるものではなく、図８の断面図に示す如く、Ｐウ
ェル７０，７１内に形成されたＮ型の拡散領域による拡
散抵抗７２，７３を用いることもできる。
リコン製の抵抗６２，６３として説明したが、これに限
定されるものではなく、図８の断面図に示す如く、Ｐウ
ェル７０，７１内に形成されたＮ型の拡散領域による拡
散抵抗７２，７３を用いることもできる。
【００２８】
【発明の効果】上述の如く、本発明によれば、保護用ト
ランジスタのゲート酸化膜に直接に過大入力電圧が加わ
らないようにしたため、保護用トランジスタのゲート酸
化膜の破壊を防止することができ、これによりリーク電
流の発生やＩＣの劣化を防止することができる等の特長
を有するものである。
ランジスタのゲート酸化膜に直接に過大入力電圧が加わ
らないようにしたため、保護用トランジスタのゲート酸
化膜の破壊を防止することができ、これによりリーク電
流の発生やＩＣの劣化を防止することができる等の特長
を有するものである。
【図１】本発明の原理構成図である。
【図２】本発明の第１実施例の回路図である。
【図３】本発明の第１実施例の断面図である。
【図４】本発明の第２実施例の回路図である。
【図５】本発明の第２実施例の断面図である。
【図６】本発明の第３実施例の回路図である。
【図７】本発明の第３実施例の断面図である。
【図８】本発明の第３実施例の変形例の断面図である。
【図９】従来の一例の回路図である。
【図１０】従来の一例の断面図である。
１ 入力パッド ２ 内部回路 １５ 信号線 ２１ 第１の保護素子 ２２ 第２の保護素子 ３６，４７，５２，５５ ゲート酸化膜 ＱA 第１のトランジスタ ＱB 第２のトランジスタ Ｑ1 ，Ｑ3 ＰチャンネルＭＯＳトランジスタ Ｑ2 ，Ｑ4 ＮチャンネルＭＯＳトランジスタ Ｒ1 ，Ｒ2 抵抗
Claims (4)
- 【請求項１】 入力パッド（１）より半導体集積回路の
内部回路（２）に到る信号線（１５）に夫々ドレインが
接続される、互いに導電型の異なる第１及び第２のトラ
ンジスタ（ＱA ，ＱB ）を有し、過大入力に対して該第
１及び第２のトランジスタ（ＱA ，ＱB ）のいずれか一
方がオンとなり前記内部回路（２）を保護する半導体回
路において、 前記第１及び第２のトランジスタ（ＱA ，ＱB ）の各ド
レインと前記信号線（１５）との間に、第１及び第２の
保護素子（２１，２２）を夫々介挿接続したことを特徴
とする半導体回路。 - 【請求項２】 前記第１の保護素子（２１）は前記第１
のトランジスタ（Ｑ A ）と同一導電型で、かつ、ゲート
が開放された第３のトランジスタ（Ｑ1 ）であり、前記
第２の保護素子（２２）は前記第２のトランジスタ（Ｑ
B ）と同一導電型で、かつ、ゲートが開放された第４の
トランジスタ（Ｑ2 ）であることを特徴とする請求項１
記載の半導体回路。 - 【請求項３】 前記第１の保護素子（２１）は前記第１
のトランジスタ（Ｑ A ）と同一導電型で、該第１のトラ
ンジスタ（ＱA ）のドレインに、そのゲート及びソース
が夫々接続された第３のトランジスタ（Ｑ3 ）であり、
前記第２の保護素子（２２）は前記第２のトランジスタ
（ＱB ）と同一導電型で、該第２のトランジスタ
（ＱB ）のドレインに、そのゲート及びソースが夫々接
続された第４のトランジスタ（Ｑ4 ）であることを特徴
とする請求項１記載の半導体回路。 - 【請求項４】 前記第１及び第２の保護素子（２１，２
２）は、夫々抵抗（Ｒ1 ，Ｒ2 ）であることを特徴とす
る請求項１記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22171392A JPH0669429A (ja) | 1992-08-20 | 1992-08-20 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22171392A JPH0669429A (ja) | 1992-08-20 | 1992-08-20 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669429A true JPH0669429A (ja) | 1994-03-11 |
Family
ID=16771105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22171392A Withdrawn JPH0669429A (ja) | 1992-08-20 | 1992-08-20 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669429A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426665B2 (en) | 2000-08-02 | 2002-07-30 | Nec Corporation | Semiconductor device |
| JP2007287985A (ja) * | 2006-04-18 | 2007-11-01 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2008177466A (ja) * | 2007-01-22 | 2008-07-31 | Epson Imaging Devices Corp | 表示装置およびその表示装置を備えた電子機器 |
-
1992
- 1992-08-20 JP JP22171392A patent/JPH0669429A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426665B2 (en) | 2000-08-02 | 2002-07-30 | Nec Corporation | Semiconductor device |
| JP2007287985A (ja) * | 2006-04-18 | 2007-11-01 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2008177466A (ja) * | 2007-01-22 | 2008-07-31 | Epson Imaging Devices Corp | 表示装置およびその表示装置を備えた電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2874583B2 (ja) | 半導体装置の入力保護回路 | |
| JPH07193195A (ja) | Ｃｍｏｓ集積回路装置 | |
| US6218881B1 (en) | Semiconductor integrated circuit device | |
| JP2806532B2 (ja) | 半導体集積回路装置 | |
| JPH0653497A (ja) | 入出力保護回路を備えた半導体装置 | |
| JPH0669429A (ja) | 半導体回路 | |
| JP2753191B2 (ja) | 半導体装置 | |
| JPH0410225B2 (ja) | ||
| JP2752680B2 (ja) | 半導体集積回路装置の過電圧吸収回路 | |
| KR920702025A (ko) | Mos 소자용 과전압 보호회로 | |
| JPH0532908B2 (ja) | ||
| JPS62109354A (ja) | 半導体集積回路 | |
| JP4368014B2 (ja) | シュミット回路 | |
| JPH0613553A (ja) | 半導体集積回路 | |
| JPS63115363A (ja) | 入力保護回路 | |
| JPS6337646A (ja) | Ｃ−ｍｏｓ出力回路 | |
| JP2979716B2 (ja) | Ｃｍｏｓ集積回路 | |
| JP4076261B2 (ja) | 半導体装置 | |
| JPS61285751A (ja) | Ｃｍｏｓ型半導体装置 | |
| JPH0242759A (ja) | 半導体入力保護回路 | |
| JPS60120569A (ja) | 入力回路 | |
| JPS6146987B2 (ja) | ||
| JPH06177339A (ja) | 半導体集積回路 | |
| JPH0314234B2 (ja) | ||
| JP2000208639A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |