KR930006740B1

KR930006740B1 - A/d변환기

Info

Publication number: KR930006740B1
Application number: KR1019850006058A
Authority: KR
Inventors: 마사루 고구보; 시게오 니시다; 가즈오 야마기도
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미쓰다 가쓰시게
Priority date: 1984-09-07
Filing date: 1985-08-22
Publication date: 1993-07-23
Also published as: KR860002906A; DE3531870C2; GB2164510A; JPS6165626A; JPH0813004B2; DE3531870A1; US4672361A; GB2164510B; GB8521449D0

Abstract

내용 없음.

Description

A/D변환기

제1도는 본 발명에 의한 A/D변환기의 1실시예의 구성 블럭도.

제2도는 상기 실시예의 회로도.

제3도는 제2도의 동작 설명을 위한 파형도.

제4도는 제2도의 실시예에 사용되는 타이밍 신호의 파형도.

제5도는 제2도의 실시예의 보호기 부호를 도시한 도면.

제6도는 본 발명의 A/D변환기에 사용되는 비교회로부의 1실시예의 회로도.

제7도는 제6도의 회로에 사용되는 타이밍 신호 파형도.

제8도는 제6도의 회로에 사용되는 보호 변환의 관계를 도시한 도면.

본 발명은 A/D변환기, 특히 입력 아날로그 신호와 국부 복호신호의 차분을 적분하고, 그 적분된 것을 비교기에서 양자화하여 디지탈 신호로 하고, 상기 디지탈 신호를 적분하여 변환된 출력 디지탈 신호로 함과 동시에 상기 국부 복호 신호로 하는, 소위 보간형 A/D변환기에 관한 것이다.

보간형 A/D변환기는 비교적 간단한 회로 구성으로, 고정밀도의 A/D변환을 할 수 있는 이점을 갖는다. 그러나, 입력 신호 레벨이 급격하게 변화하는 경우, 입력 아날로그 신호와 국부 복호 신호(귀환 근사 아날로그 신호)와의 차가 크게 되면 적분값과 양자화 레벨의 차가 크게 되어, 소위 기울기 과부하의 문제가 생긴다.

이 기울기 과부하의 문제를 해결하기 위해, 입력 아날로그 신호의 레벨에 따라서 상기 비교기에 있어서의 양자화 레벨을 지수 함수적으로 변화시키는 비선형 보간형 A/D변환기가 알려져 있다(미국특허 3,932,864 James, Charles Candy).

이 비선형 보간형 A/D변환기에서는 귀환신호의 양자화 레벨이 지수 함수적으로 변화하기 때문에, 신호의 양자화 잡음 전력이 입력 신호의 레벨에 크게 의존한다는 문제점이 있다. 즉, 이 A/D변환기에 입력 오프 셋트 전압이 중첩되면, 이것은 외관상 입력신호의 레벨의 증가와 등가로 되어 양자와 잡음 전력이 증대하여, 결과적으로 S/N화가 저하해 버린다는 문제점이 있다.

이 문제점을 해소하기 위한 방법으로서는 A/D변환기의 전단에 오프 셋트 전압 제거용의 고역 통과 필터를 마련하는 것이 고려되지만, 통과 주파수는 300㎐ 이상의 음성 대역에서는 감쇠량이 무시할 수 있을 정도로 작게 되어 있지 않으면 않되므로, 필터의 컷오프 주파수를 낮게 할 필요가 있고, 따라서 구성요소인 커패시터의 값 및 저항의 값이 크게 되어 LSI로 실현하는 것은 극히 곤란하게 된다.

한편, 비선형 보간형 A/D변환기의 문제점인 양자화 잡음 전력이 입력 레벨에 크게 의존한다는 문제점을 해소하는 보간형 A/D변환기로서, 귀환 신호의 선형화를 실행한 것도 알려져 있다(일본 소화 59년도 통신학회 총합 전국대회, 강연번호 S660). 이것은 비교기의 출력을 1비트 D/A변환기, 감쇠 회로를 거쳐서 아날로그 적분 회로에 인가하는 것에 의해서 귀환신호를 얻는 것이다. 이 A/D변환기에서는 비교기의 출력펄스를 디지탈적으로 평균하는 것에 의해서, 고정밀도의 A/D변환기가 구성되고, 귀환 신호인 근사 아날로그 신호의 양자화 스텝은 입력 레벨에 의존하지 않고 항상 일정하므로, 양자화 잡음 전력도 일정하게 된다. 그러나, 선형 보간형 A/D변환기에서는 기울기 과부하 왜곡이 발생하지 않도록 하기 위해서는 샘플링 주파수를 충분히 높게 하지 않으면 않된다. 즉, 신호 대역의 4K㎐ 이하의 신호에 대해 기울기 과부하 왜곡을 방지하기 위해서 샘플링 주파수는 약 2㎒ 이상이 필요하게 된다.

이와 같은 A/D변환기를 LSI로 실현하고자 하는 경우, 현재의 LSI 제조기술로는 2㎒ 이상이라고 하는 고속으로 동작시키는 것이 클럭 잡음의 증가, 연산 증폭기(오퍼레이션 앰프라 한다)의 소비 전력의 증가 등의 문제가 있는 것 이외에, LSI화에 유효한 MOS트랜지스터 등으로 아날로그 적분기 등의 귀환 신호를 얻는 회로를 실현하는 경우, 스위치의 클럭 피드스루 노이즈 전압(clock feedthrough noise voltage)이나 1비트 D/A변환기로부터 생기는 오프셋 전압이 적분기에 의해 적분되고, 결과적으로 큰 오프셋 전압을 발생하여 버리고, 입력 신호 전압의, 예를들면 디지탈 교환기 등의 시스템에 필요한 엄격한 S/N비 특성(90dB)를 만족하는 정확한 A/D변환이 실행되지 않게 된다는 문제점을 갖는다.

본 발명의 목적은 1㎒ 정도의 낮은 샘플링 주파수에서도 기울기 과부하 왜곡이 발생하지 않고, 또한 양자화 잡음 전력이 입력신호 레벨에 의존하지 않는 보간형 A/D변환기를 제공하는 것이다.

본 발명은 상기 목적을 달성하기 위해서, 보간형 A/D변환기에 있어서 입력 신호와 국부 복호 신호의 차분의 기준 전압과 비교하는 비교기를 여러개의 기준전압과 비교하여 이것을 디지탈신호로 변환하고, 그 디지탈 신호를 디지탈 적분회로에 인가하며, 그 디지탈 적분회로로부터 출력 디지탈 신호를 얻도록 구성한 것이다.

본 발명에 의한 A/D변환기에서는 원리적으로 양자화 레벨은 입력 신호 레벨에 의존하지 않고 일정하므로, 저레벨에서 고레벨의 신호까지 선형적인 S/N특성이 얻어지고, 샘플링 주파수를 낮게하여 기울기 과부하가 생길 가능성이 있을 경우, 그 때에만 양자화 레벨을 변경하도록 하고 있으므로 비교적 낮은 주파수(1 ㎒ 정도)에서도 기울기 과부하의 문제가 없어 A/D변환을 시행할 수 있다. 그 때문에, 상기 회로를 LSI로 실현하는 경우, 상술한 문제가 해결된다. 제1도는 본 발명에 의한 A/D변환기의 1실시예의 구성을 도시한 블럭도이다.

변환되어야 할 입력 아날로그 신호 X_n이 입력 단자(1)을 거쳐서 감산회로(2)에 인가된다. 감산회로(2)에서는 상기 신호 X_n과 A/D변환기의 디지탈 신호를 복호한 국부 복호 신호, 즉 귀환 신호 q_n과의 차분 ε_n(=X_n-q_n)이 구해져 적분회로(3)에 인가되고, 적분 회로(3)의 출력은 비교회로(5)에 인가된다. 비교회로(5)는 입력신호(적분값과 기준값의 차) 레벨에 따라서 여러개의 신호 D₁, D₂, D₃을 발생한다. 논리회로(6)은 상기 신호 D₁, D₂, D₃에 따라서 여러개의 비트 b₀~b₇의 부호신호로 변환한다. 디지탈 적분회로(7)은 A/D변환된 디지탈 출력 Q₀~Q₇과 논리회로(6)으로부터의 디지탈 신호 b₀~b₇과를 입력으로 해서 디지탈 적분을 실행한다. 변환된 디지탈 출력 신호 Q₀~Q₇의 일부는 D/A변환회로(8)에 의해서 근사적 아날로그 신호, 즉 국부 복호 신호 qn으로 변환되어 감산회로(2)에 인가된다.

상술한 바와 같이, 본 발명에서는 비교회로(5)의 출력을 그의 레벨에 따라 부호화하고, 부호화된 디지탈 신호 b₀~b₇과 1클럭전의 변환된 디지탈 신호 Q₀~Q₇을 디지탈 가산하여 디지탈 적분하는 것에 의해서 A/D변환 출력을 얻고 있다. 비교회로(5) 및 논리회로에서 얻어지는 디지탈 신호 b₀~b₇은 다음에 상세하게 설명하는 바와 같이, 대부분의 경우는 통상의 선형 귀환형 A/D변환에 있어서의 비교기와 마찬가지로 일정레벨을 나타내는 부호를 발생하지만, 샘플링 주파수를 1㎒ 정도의 비교적 낮은 주파수로 설정하고 있는 것에 의해 생기는 기울기 과부하가 발생할 때에만 통상의 비교 레벨의 수배의 레벨을 나타내는 부호를 발생하도록 구성한다. 따라서, 이와 같은 부호 신호를 디지탈적으로 적분하기 위해서, 디지탈 적분회로(7)은 디지탈 신호 b₀~b₇과 Q₀~Q₇을 디지탈 가산하기 위한 전가산기와 시프트 레지스터로 구성된다.

제2도는 제1도에 나타낸 실시예의 구체적 구성을 도시한 도면이다. 동일 도면에 있어서, 제1도에 대응하는 부분에는 동일한 부호로 나타내고 있다. 또, 동일 도면중 부호 ψ,

를 붙인 스위치 군은 제4도에 도시한 바와 같은 상보적인 타이밍 신호 ψ,

에 의해서 구동되고, 레벨 "1"일 때 스위치는 온으로 되고, 레벨 "0"일 때 스위치는 오프로 된다. 타이밍 신호 ψ,

의 주파수는 1㎒이다. 제3도는 상기 제2도의 실시예에 있어서의 각부의 신호의 파형을 도시한 도면이다.

입력단자(1)로부터의 입력신호 V_in은 최초의 시간 T/2에서 스위치(18-19), (18-22), 콘덴서(17-1)을 거쳐서 샘플링신호 X_n으로 되고, 연산 증폭기(19-1)의 반전 입력단자에 역극성으로 인가된다. 오퍼레이션 앰프(19-1)의 반전 입력단자에는 D/A변환 회로(8)의 출력도 접속되어 있으므로, 그 출력 단자에는 콘덴서(17-8)을 거쳐서 입력신호 -X_n과 D/A변환 회로(8)의 차분의 전압 -X_n+q_n이 출력되고, 콘덴서(17-9), (17-10), 오퍼레이션 앰프(19-2)로 구성되는 종래부터 알려져 있고 아날로그 적분회로(3)에 인가된다. 따라서, 적분회로(3)의 출력은

로 된다.

즉, 타이밍

가 "1"일 때 콘덴서(17-9)의 2개의 노드는 오퍼레이션 앰프(19-2)의 정상 입력 단자의 전위(어스전위)로 되므로 리세트 상태로 되고, 타이밍 ψ가 "1"일 때 오퍼레이션 앰프의 출력이 -ε_n으로 되므로 -ε_n에 상당하는 전하가 콘덴서(17-10)에 전송되고, 오퍼레이션 앰프(19-2)의 출력은

로 된다. 또, 적분회로(3)의 출력 ∑ε_i및 가산회로(2)의 출력은 스위치(18-27), (18-28) 및 콘덴서(17-11)로 이루어지는 가산회로(23)에 의해서 가산되고, 가산값

로 된다. 타이밍 신호의 후반인 T/2로 되면, 타이밍 신호 ψ는 "0"으로 되고 또한 타이밍 신호

는 "1"로 되므로 스위치(18-19), (18-22), (18-24), (18-25), (18-27), (18-28)은 오프로 되고 또한 스위치(18-20), (18-21), (18-23), (18-26), (18-29)는 온으로 되므로 콘덴서(17-1), (17-8)은 방전하고 콘덴서(17-10)은 적분값을 유지하고, 콘덴서(17-1)은 비교회로(5)에 비교되어야 할 입력신호로서 인가된다. 비교회로(5)에는 3개의 비교기(5-1), (5-2) 및 (5-3)이 병렬로 접속되어 있다. 각각의 비교기의 비교전압은, 0, V₁(단자(13-1)에 인가되는 전압), V₂(단자(13-2)에 인가되는 전압)이다. 정입력 단자는 접지 전압, 부의 기준전압 및 정의 기준전압을 각각 받는다. 비교전압 V₁, V₂의 값은 다음의 샘플링 기간에 있어서 적분값

가 O에 가깝게 되도록 설정하는 것이 바람직하다. 본 실시예의 경우, D/A변환 회로(8)의 최소 양자화 레벨의 4배, 즉 각각 정과 부의 최대 양자화 레벨의 1/32로 되는 비교전압을 사용하고 있다.

비교회로(5)의 비교기(5-1), (5-2), (5-3)의 각각의 출력신호 D₁, D₂, D₃은 논리회로(6)에 인가된다. 논리회로(6)은 상기 비교기(5-1), (5-2), (5-3)의 출력을 다른 디지탈 신호로 변환하는 회로로서, 제5도에 도시한 바와 같이 비교기(5-1), (5-2), (5-3)의 각각의 출력 D₁, D₂및 D의 레벨("L","H")의 조합에 대응하여 디지탈 신호 b₀~b₇을 발생하는 것이고, 비교회로(5)와 논리회로(6)은 아날로그 적분값을 부호화하는 인코더라고 말할 수 있다. 이 논리회로(6)은 통상의 경우(기울기 과부하를 일으키지 않는 경우)는 양자화 레벨이 낮은 디지탈 신호(00000001(=1),11111111(-1))를 발생하지만, 상기 낮은 디지탈 신호만으로는 기울기 과부하가 발생하는 경우, 예를들면 신호 D₁, D₂, D₃모두가 "L"이거나 모두 "H"일 때 00000100(=+4) 또는 11111100(=-4)의 디지탈 신호를 발생한다. 이와 같은 논리회로(6)의 구성은 상기 제5도의 관계를 알 수 있을 때 극히 용이하게 실현되므로, 그 상세한 설명은 생략한다.

상기 디지탈 신호 b₀…b₇은 각비트에 대응한 8개의 전가산기로 이루어지는 디지탈 가산기에 인가되고, 본 발명의 A/D변환기의 출력인 출력 디지탈 신호 Q₀…Q₇과 디지탈 가산된다. 디지탈 가산회로(7-1)의 출력은 시프트 레지스터(7-2)에 인가된다. 따라서, 가산회로(7-1)과 시프트 레지스터는 디지탈적분회로를 구성하고, 각 샘플링 주기마다 A/D변환된 출력 디지탈 신호를 발생한다. 이 출력 디지탈 신호의 여러 샘플링 주기마다의 평균값을 구하면, 샘플링 주파수가 낮은 디지탈 신호를 얻는다.

상기 디지탈 적분회로(7)의 출력의 일부는 국부 복호 신호인 귀환 아날로그 신호 q_n을 얻는 D/A변환회로(8)에 인가된다.

D/A변환회로는 기준 전압원 V_REF와 어스 사이에 직렬 접속된 저항군(20-1), (20-2),…(20-9), 상기 저항군으로부터 2/32V_REF, 6/32V_REF, 10/32V_REF…26/32V_REF, 30/32V_REF, 32/32V_REF의 분압 전위를 인출하여 공통선과 선택적으로 결합하는 스위치(18-11), (18-12), (18-13)…(18-18), 한쪽끝이 상기 오퍼레이션 앰프의 반전 입력단자에 접속된 여러개의 하중 용량 콘덴서(17-2), (17-3), (17-4), (17-5)와 상기 하중 용량 콘덴서의 다른쪽 끝의 각각에 마련되어 선택적으로 상기 기준 전압원 V_REF나 어스에 접속하는 스위치(18-1), (18-2), (18-3), 한쪽끝이 상기 오퍼레이션 앰프(19-1)의 반전 입력단자에 접속된 콘덴서(17-6) 및 상기 콘덴서의 다른쪽 끝을 선택적으로 어스 또는 상기 공통선에 접속하는 스위치(18-9), (18-10)으로 구성되어 있다.

D/A변환회로(8)의 동작은 다음과 같이 실행된다. 출력 디지탈 신호 Q₀~Q₇중 사인비트 Q₇을 포함하는 상위 비트(Q₃…Q₇)에 의해서 스위치(18-1)…(18-10)이 제어 된다. Q₆이 "1"일 때 (18-1) 또는 (18-2), Q₅가 "1"일 때 (18-3) 또는 (18-4), Q₄가 "1"일 때 (18-5) 또는 (18-6), Q₃이 "1"일 때 (18-7) 또는 (18-8)이 선택된다. 선택된 스위치는 사인비트 Q₇이 "1"일 때 타이밍

가 "1"에서 V_REF에 접속되는 스위치(18-2), (18-4), (18-6), (18-8)이 온하고, 타이밍 ψ가 "1"에서 접지에 접속되는 스위치(18-1), (18-3), (18-5), (18-7)이 온한다. 또, 사인 비트 Q₇이 "0"일 때는 상술한 것과 반대로 타이밍

가 "1"에서 V_REF측의 스위치가 온하고, 타이밍

가 "1"에서 접지측의 스위치가 온한다. 또, 하위 비트(Q₀~Q₂)는 3비트의 부호에 대응한 스위치(18-11)~(18-18)을 선택한다. 이 가산은 스위치(18-9), (18-10)을 상기의 스위치(18-1)~(18-8)과 마찬가지로 사인 비트에 대응해서 온, 오프하는 것에 의해 실행한다.

이상과 같은 스위치의 구동에 의해, 콘덴서(17-2)~(17-6)에 축적된 비트 신호 Q₀~Q₇에 대응한 전하가 오퍼레이션 앰프(19-1)의 가상 접저점을 통해서 복호신호 q_n으로서 콘덴서(17-8)로 전송된다.

상술한 바와 같이, 아날로그 신호 X_n은 상기와 마찬가지로 타이밍에서 콘덴서(17-1)을 통해서 역극성으로 입력되므로, 콘덴서(17-1)의 용량값을 (17-8)의 용량값 또는 (17-2)~(17-6)까지의 합계의 용량값과 동일하게 하는 것에 의해서, 오퍼레이션 앰프(19-1)의 출력단에서 q_n-X_n(=-ε_n)이 얻어진다.

제3도에서 명백한 바와 같이, 시점 t₂및 t₅일때 적분값(가산회로(23))의 출력 ε_n+Σε_n은 기준전압 V₁(=5)보다 크게되므로, 각각 다음 시점 t₃및 t₆에서는 q_n이 크게 변화하고 있기 때문에 기울기 과부하의 영향이 경감된다.

아래표1는 제3도에 도시한 파형의 구체적인 수치예를 나타낸 것이다. 단, X_n=1/Δ·sin(2πf_n/f_s), f=2㎑, f_S=1.024㎒, Δ는 최소 양자화 레벨을 나타낸다.

[표 1]

제6도는 본 발명에 의한 A/D변환회로의 다른 실시예예 있어서의 비교회로의 구성을 도시한 도면으로서, 제3도의 실시예에서는 비교기를 3개 사용하고 있었지만 본 실시예에서는 하나의 비교기(5-4)와 하나의 기준 전압원 V_REF/32로 구성한 것이다.

콘덴서(21)에는 동시에 온, 오프하는 스위치(20-1) 및 (20-2)를 거쳐서 각각 아날로그 적분값 Σε_n및 차분 신호 -ε_n이 인가되고, 또 콘덴서(21)의 양쪽끝은 도시한 바와 같이 스위치(20-3) 및 스위치(20-6)를 거쳐서 어스에, 또 스위치(20-4) 및 스위치(20-5)를 거쳐서 비교기(5-4)의 부입력 단자에 접속된다. 또한, 오퍼레이션 앰프의 정입력 단자는 스위치(20-7) 및(20-8)을 거쳐서 각각 어스 및 기준전원 V_REF/32에 선택적으로 접속된다. 또, 비교기(5-4)의 출력은 D플립플롭 회로(22-1) 및 (22-2)의 입력에 병렬로 인가된다. 각 스위치 및 플립플롭에는 도시한 바와 같은 타이밍 신호 ψ₁, ψ₂, ψ₃, ψ_A및 ψ_B가 인가된다. ψ₁, ψ₂, ψ₃은 그 레벨이 "1"일 때 가중하는 일없고 또한 ψ₂, ψ₃의 듀티가 ψ₁에 비해 좁은 것이다. 또, 타이밍 ψ_A및 ψ_B는 다음에 나타내는 논리식에 따라서 작성되는 것이다.

먼저, 타이밍 ψ₁이 "1"일 때 콘덴서(21)에 적분값

이 축적된다.

다음에, 타이밍 ψ₂에서 아날로그 스위치(20-6)과 (20-4)를 온하고, 비교기(5-4)에서

의 극성을 판정하고, 레지스터(22-1)에 입력된다. 다음에, 극성이 정(E₁=0)일 때는 아날로그 스위치(20-4), (20-6)이 온하고, 또 기준 전압 V_REF/32가 비교기(5-4)에 접속되고,

가 V_REF/32를 초과하고 있는지 어떤지를 판정하여 레지스터(22-2)에 입력한다. 또, 극성이 부일 때(E₁=1)는 아날로그 스위치(20-3), (20-5)가 온하고, 콘덴서(21)의 극성을 전환하여 상기와 마찬가지인 판정을 실행한다. 이상과 같은 조작으로 얻어진 신호 E¹, E²로부터 제8도에 도시한 진리값표에서 디지탈 신호 b₀~b₇을 발생하고, 제2도에서 도시한 적분회로(7)에서 디지탈 적분을 실행하여 다음의 샘플링을 위한 신호 Q₀~Q₇을 얻는다.

또한, 이상의 설명에서 전압 비교기에 부여하는 피비교 신호(

) 및 기준전압의 발생 회로 방법은 여러가지의 스위치드 커패시터 회로로 구성할 수 있으며, 특히 제2도, 제6도 등에 도시한 것에 한정되지는 않는다, 또, 전압 ±V_REF/32는 제2도에 도시한 2R/4R 저항열을 더욱 세세하게 분할하여 얻어진 전압 및 반전 전압을 직접 사용하도록 구성하여도 좋다.

이상 실시예에 따라 설명한 바와 같이, 본 발명에 의하면 샘플링 주파수를 종래 방식인 2㎒에 대해서 1/2~1/4로 하여도 기울기 과부하를 발생하는 일없이 2㎒의 경우와 동일한 정도의 S/N비를 얻을 수가 있으므로, 연산 증폭기 및 아날로그 스위치의 요구 동작속도를 2배에서 8배 정도까지 완화할 수 있으며, 소거 전압 및 LSI로 구성하는 경우 그 칩면적을 감소시킬 수 있다.

Claims

입력 아날로고 신호에 따라 선형 보간 디지탈 신호를 발생하는 아날로그 디지탈 변환기에 있어서, 상기 입력 아날로그 신호와 귀한 신호 사이의 차분을 나타내는 차분 신호를 발생하는 감산 수단(2), 상기 감산 수단에 결합되어 상기 차분 신호를 적분하는 적분 수단(3), 상기 적분 수단에 결합되고, 상기 적분 수단의 출력과 여러개의 기준 전압을 비교하는 제1의 회로 수단 및 상기 제1의 회로 수다능로부터의 출력신호를 디지탈 신호로 변환하는 제2의 회로 수단을 구비하는 비교 회로(5), 상기 제2의 회로 수단의 출력과 디지탈 적분 회로의 출력을 가산하는 디지탈 가산기를 구비하며, 상기 비교 회로에서의 디지탈 신호를 적분하는 디지탈 적분 회로(17), 상기 디지탈 적분 회로의 출력을 상기 귀환 신호로 변환하고, 상기 감산 수단에 상기 귀환 신호를 공급하는 디지탈/아날로그 변환수단(8), 상기 디지탈 적분 회로의 출력을 상기 선형보간 디지탈 신호로서 공급하는 출력 수단과, 상기 적분 수단과 상기 비교 회로 사이에 위치하고, 차분 신호를 상기 적분 수단의 출력에 가산하는 가산 회로(23)을 포함하는 아날로기/디지탈 변환기.
제1항에 있어서, 상기 비교 회로(5)는 상기 적분 수단(3)의 출력을 받는 부입력 단자와 접지전압, 부의 기준 전압 및 정의 기준전압을 받는 정입력 단자를 각각 갖는 제1, 제2, 및 제3의 비교기(5-1,5-2,5-3)을 포함하는 아날로그/디지탈 변환기.
제2항에 있어서, 상기 부 및 정의 기준 전압은 양자화 단위 전압의 4배의 크기를 갖는 아날로그/디지탈 변환기.
제1항에 있어서, 상기 비교 회로(5)가 3개의 타이밍에 의해 동작하는 정입력 단자와 부입력 단자를 갖는 비교기(5-4), 제1의 타이밍에서 온하고, 콘덴서(21)을 감산회로(2) 및 저분 수단(3)에 접속하는 스위치(20-1,20-2), 제2의 타이밍에서, 온하고, 비교기(5-4)의 정입력 단자와 접지 전위를 접속하는 스위치(20-7), 콘덴서(21)의 한쪽의 단자를 접지전위에 접속하는 스위치(20-6) 및 콘덴서(21)의 다른쪽의 단자를 비교기(5-4)의 부입력 단자에 접속하는 스위치(20-4), 제3의 타이밍에서 온하고, 비교기(5-4)의 정입력 단자를 기준 전위에 접속하는 스위치(20-8), 제2의 타이밍에서 비교기(5-4)의 출력에 대응하여 제3의 타이밍에 있어서 극성 반전을 실행하기 위해, 콘덴서(21)의 한쪽의 단자를 비교기(5-4)의 부입력 단자에 접속하는 스위치(20-5)와 콘덴서(21)의 다른쪽의 단자를 접지전위에 접속하는 스위치(20-3)으로 구성되는 것을 특징으로 하는 아날로그/디지탈 변환기.
제1항에 있어서, 상기 적분 수단(3)은 접지된 정입력 단자 및 제1의 콘덴서(17-9)를 거쳐서 상기 차분 신호를 받도록 접속된 부입력 단자를 갖는 제1의 비교회로(19-2), 상기 제1의 비교회로(19-2)의 부입력 단자와 출력 단자 사이에 마련된 제1의 스위치(18-26) 및 제2 및 제3의 스위치(18-24,18-25)를 거쳐서 상기 제1의 비교 회로(19-2)의 부입력 단자와 출력 단자 사이에 접속된 제2의 콘덴서(17-10)을 포함하고, 상기 제1의 스위치(18-26)과 상기 제2 및 제3의 스위치(18-24,18-25)는 서로 상보적인 타이밍에 있어서, 주기적으로 온/오프를 반복하고, 상기 가산회로(23)은 상기 제1의 콘덴서(17-9)의 입력단과 상기 출력단자 사이에 접속된 제4의 스위치(18-27,18-28), 제3의 콘덴서(17-11) 및 제5의 스위치(18-29)를 포함하며, 상기 제5의 스위치(18-29)와 상기 제4의 스위치(18-27,18-28)이 온/오프하는 타이밍은 상기 제1의 스위치(18-26)과 상기 제2 및 제3의 스위치(18-24,18-25)가 온/오프하는 타이밍과 동일하고 서로 상보적인 타이밍인 아날로그/디지탈 변환기.