JPH01133424A - Ｄａ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、デジタル信号をアナログ信号に変換する為の
ＤＡ変換回路に関するもので、特に変換部を構成する素
子の素子数を大幅に削減したＤＡ変換回路に関する。

（ロ）従来の技術 昭和５８年９月２５日付でオーム社より発行された’Ａ
／Ｄコンバータ入門」第１５２頁及び第１５３頁には、
抵抗分割型のＤＡ変換回路が記載されている。前記抵抗
分割型のＤＡ変換回路は、第２図に示す如く、基準電圧
端子（１）とアース間に複数の抵抗（２１）、（２ｔ）
・・・（２ｎ）を直列接続し、前記複数の抵抗（２＋）
、（２＊）・・・（２ｎ）の接続点に複数のスイッチ（
Ｓ、）、（ａｔ）・・・（３ｎ）の一端を接続し、前記
複数のスイッチ（３ｔ）、（３＊）・・・（３ｎ）の他
端を共通にアンプ（４）の入力端に接続し、前記複数の
スイ・７チ（３，）、（３ｔ）・・・（３ｎ）をデコー
ダ（５）の出力信号により制御し、入力端子（６）に印
加されるデジタル信号に応じたアナログ信号を出力端子
（７）に得るものである。この抵抗分割型のＤＡ変換回
路は、比較的精度が良く、本質的に単調性が確保される
という長所がある為、現在多用されている。

（ハ）発明が解決しようとする問題点 しかしながら、前記第２図のＤＡ変換回路は、入力デジ
タル信号のビット数に応じて直列抵抗（２＋）、（２＊
）・・・（２ｎ）及びスイッチ（３，）、（ａｔ）・・
・（３ｎ）の個数が決まる為、前記入力デジタル信号の
ビット数が多くなると、前記抵抗及びスイッチの個数が
多くなり、実現が困難になるという問題があった。

例えば最近のデジタルオーディオ分野等においては、１
６ビツトのＤＡ変換回路が使用されているが、１６ビツ
トの場合、抵抗及びスイッチの数がそれぞれ６５５３６
個必要となる。

（ニ）問題点を解決するための手段 本発明は、上述の点に鑑み成されたもので、入力デジタ
ル信号を上位ビット及び下位ビットに分離する手段と、
分離きれた上位ビット及び下位ビットのデジタル信号を
それぞれデコードする第１及び第２デコーダと、該第１
及び第２デコーダの出力信号に応じて上位ビット及び下
位ビットのデジタル信号にそれぞれ対応するアナログ電
圧を発生する第１及び第２変換部と、該第１及び第２変
換部の出力信号を加算する加算回路とを設け、前記第１
変換部の基準電圧をＶｒに、前記第２変換部の基準電圧
をＶｒ／２’に設定したことを特徴とする。

（＊）作用 本発明に依れば、入力デジタル信号を２つに分け、それ
ぞれアナログ信号に変換した後加算する様にしているの
で、変換部を構成する抵抗及びスイッチの個数を大幅に
削減することが出来る。

（へ）実施例 第１図は、本発明の一実施例を示す回路図で、（８）は
入力デジタル信号が印加される入力端子、（９）は前記
デジタル信号の上位ビットを選択する第１選択回路、（
１０）は前記デジタル信号の下位ビットを選択する第２
選択回路で、前記第１及び第２選択回路（９）及び（１
０）は、分離手段を構成している。また、（１１）は前
記第１選択回路（９）の出力信号をラッチする第１ラッ
チ回路、（１２）は前記第２選択回路（１０）の出力信
号をラッチする第２ラッチ回路、（１３）は前記第１ラ
ッチ回路（１１）の出力をデコードする第１デコーダ、
（１４）は前記第２ラッチ回路（１２）の出力をデコー
ドする第２デコーダ、（長）は第１基準電圧端子（１６
）とアースとの間に直列接続された第１乃至第４抵抗（
１７）乃至（２９）と一端が前記第１乃至第４抵抗（１
７）乃至（２０）の各接続点に接続され、他端が共通接
続された第１乃至第４スイツチ（２１）乃至（２４）と
から成る第１変換部、（亜）は第２基準電圧端子（２６
）とアースとの間に直列接続された第５乃至第８抵抗（
２７）乃至（３０）と一端が前記第５乃至第８抵抗（２
７）乃至（３０）の各接続点に接続され、他端が共通接
続された第５乃至第８スイツチ（３１）乃至（３４）と
から成る第２変換部、（３５）は前記第１及び第２変換
部（長）及び（翻）の出力信号を加算する加算回路、及
び（３６）は出力アナログ信号が得られる出力端子であ
る。

いま、入力デジタル信号を４ビツトとすれば、上位２ビ
ツトのデジタル信号が第１選択回路（９）で選択され、
第１ラッチ回路（１１）でラッチされ、第１デコーダ（
１３）に印加される。また、下位２ビツトのデジタル信
号が第２選択回路（１０）で選択きれ、第２ラッチ回路
（１２）でラッチされ、第２デコーダ（１４）に印加さ
れる。前記第１及び第２デコーダ（１３）及び（１４）
は、２ビツトのデジタル信号をデコードし、第１乃至第
４スイツチ（２１）乃至（２４）及び第５乃至第８スイ
ツチ（３１）乃至（３４）を開閉制御する為の第１及び
第２制御信号を発生する。

すなわち、前記第１及び第２デコーダ（１３）及び（１
４）は、それぞれ２ビツトのデジタル信号「００」、「
０１」、「１０」、「１１」を４種類の制御信号’ｏｏ
ｏｉハｒｏｏｉｏハ’０１００．、’ｔｏｏｏ、に変換
するものである。その為、例えば第１デコーダ（１３）
に「１０」のデジタル信号が印加された場合には、’０
１００．の制御信号が発生し、第２スイツチ（２２）が
閉となり、また第２デコーダ（１４）に「０１」のデジ
タル信号が印加された場合には、’００１０．の制御信
号が発生し、第７スイツチ（３３）が閉となる。その場
合、第１乃至第４抵抗（１７）乃至（２０）の値を等し
く設定するとともに、第１基準寛圧端子（１６）にＶｒ
の基準電圧を印加すれば、第１変換部（長）の出力電圧
Ｖ、は、となる。また、第５乃至第８抵抗（２７）乃至
（３０）の値を等しく設定するとともに、第２基準電圧
端子（２６）にＶｒ　１　／　４の基準電圧を印加すれ
ば、第２変換部（翻）の出力型、ｔＥ　ｖ　＊は、とな
る。その為、加算回路（３５）の出力信号Ｖ、は、とな
る、従って、入力デジタル信号が「１００１、の場合、
出力アナログ信号は９Ｖｒ／１６となる。

第１図のＤＡ変換回路の場合、第１変換部（坏）の抵抗
及びスイッチの個数は第１選択回路（９）の選択ビット
数Ｎ、に対し、２Ｎ１個に設定される。すなわち、Ｎ１
−２とすれば、抵抗及びスイッチの個数はそれぞれ４個
となる。また、第２変換部り翻）の抵抗及びスイッチの
個数も第２選択回路（１０）の選択ビット数をＮ、とす
れば、２Ｎ！個となる。更に、第１変換部（す）の基準
電圧をＶｒとすれば、第２変換部（翻）の基準電圧はＶ
ｒ／　２”となる。従って、第１及び第２変換部（す）
及び（翻〉の抵抗及びスイッチのトータル個数は（２Ｎ
　Ｉ　＋　２Ｎ　ｔ　）個となる。

ちなみに、第２図の従来のＤＡ変換回路においては、２
（Ｎ１＋Ｎり個の抵抗及びスイッチを必要とする。

上述の如く、第１図のＤＡ変換回路を用いれば、従来の
ＤＡ変換回路に比べ、抵抗及びスイッチの数を大幅に削
減出来、これは入力デジタル信号のビット数が増加する
ほど顕著となる。例えば、入力デジタル信号を１６ビツ
トとした場合、第２図のＤＡ変換回路は、抵抗及びスイ
ッチをそれぞれ６５５３６個必要とするのに対し、第１
図のＤＡ変換回路は抵抗及びスイッチをそれぞれ５１２
個用いればよい。尚、実施例の場合は、入力デジタル信
号を上位、下位２つに分けた場合について説明したがζ
人力デジタル信号を３以上に分離してもよく、その場合
、下位ビットの基準電圧は、全ビット数から下位ビット
数を減算した値を犯とすればよい。

（ト）発明の効果 以上述べた如く、本発明に依れば、抵抗分割型のＤＡ変
換回路を用いる場合、抵抗及びスイッチの個数を大幅に
削減することが出来る。その為、特に入力デジタル信号
のビット数が多いデジタルオーディオ分野に用いて好適
である。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、及び第２図
は従来のＤＡ変換回路を示す回路図である。 （９）、　（１０）・・・選択回路１．　（１３）、（
１４）・・・デコーダ、　（長）、（翻）・・・変換部
、　（１７）乃至（２０）、（２７）乃至（３０）・・
・抵抗、　（２１）乃至（２４）、（３１）乃至（３４
）０．・スイッチ、　（３５）・・・加算回路。

Claims (1)

【特許請求の範囲】
1. （１）入力デジタル信号を上位ビット及び下位ビットに
   分離する手段と、分離された上位ビットのデジタル信号
   をデコードする第１デコーダと、分離された下位ビット
   のデジタル信号をデコードする第２デコーダと、前記第
   １デコーダの出力信号に応じて前記上位ビットのデジタ
   ル信号に対応するアナログ電圧を発生する第１変換部と
   、前記第２デコーダの出力信号に応じて前記下位ビット
   のデジタル信号に対応するアナログ電圧を発生する第２
   変換部と、前記第１及び第２変換部の出力信号を加算す
   る加算回路とから成り、前記第１変換部の基準電圧をＶ
   ｒとするとき、前記第２変換部の基準電圧をＶｒ／２＾
   Ｎ（ただし、Ｎは前記上位ビットのデジタル信号のビッ
   ト数）に設定したことを特徴とするＤＡ変換回路。