JPS59124726A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS59124726A
JPS59124726A JP11283A JP11283A JPS59124726A JP S59124726 A JPS59124726 A JP S59124726A JP 11283 A JP11283 A JP 11283A JP 11283 A JP11283 A JP 11283A JP S59124726 A JPS59124726 A JP S59124726A
Authority
JP
Japan
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titanium
etching
platinum
pattern
etched
Prior art date
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Pending
Application number
JP11283A
Other languages
English (en)
Inventor
Tadahiro Hashimoto
橋本 忠宏
Hiromichi Kono
博通 河野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS59124726A publication Critical patent/JPS59124726A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造工程において、特に微細金属
配線形成工程の改良に関するものである。
従来、半導体装置の電極配線の材料としては、主にアル
ミニウムが使用されているが、その他、白金、金等も、
目的に応じて使用される。
アルミニウムFi種々の酸類に溶けるので、従来は湿式
エツチングによる配線形成が盛んに行なわれてきた。ま
た最近ではプラズマエツチング等のドライエツチングに
より比較的容易に加工されるようになった。
一方、白金や金は、安定で、はとんどの無機薬品に耐え
、王水のような特殊な強酸でなければエツチングされな
い。これらの金属の配線は通常、フォトレジスト被膜を
保瞳膜にしてエツチングして形成されるが、フォトレジ
ストは上記、王水には耐えられず、侵されるので、半導
体装置に要求される正確な配線パターンを得ることが困
炒であった。また、白金や金のプラズマエツチングは、
エツチング速度が著しく遅く、再現性にも乏しいので実
用的でなかった。このような理由により、白金や金の配
線は王にリフト・オフ法により形成されている。
すなわち、半導体基板上に、まず所望の配線パターンと
逆のレジストパターンを形成し、次に白金、金等の金属
全スパッタ法、あるいは真空蒸着法等により被着し、こ
の後、フォトレジストKl去すると、フォトレジスト上
の不要金属膜も同時に除去され、所望の金属配線が得ら
れるという方法であるが、このリフト・オフ法では、半
導体基板の周辺に部分的に不良配線箇所(ショート)が
発生しやすく、又、再現性に乏しいと−う欠点があった
本発明の目的は前述したような従来の欠点を除き、従来
困難であった、白金や金の、量産性の良い配線形成法を
提供することにある。
すなわち、本発明は、半導体基板上Tlc篇1の金属層
を被着し、しかる後、該被膜上に形成されたチタン、ま
タハ、チタン化合物、または、チタン合金等のパターン
を保護膜にして、下地の第1の金属層を熱王水[より湿
式エツチング1−1第1の金属層のパターンを形成する
ことを特徴とする半導体装置の製造方法である。また、
前記、チタン化合物および、チタン合金が窒化チタン、
酸化チタン、チタン・タングステン合金、等よりなるこ
と、あるいは、前記第1の金属層が白金、又はパラジウ
ム、又は金又は、これらの多重膜又は、これらの金属と
他の金属との多重膜であることも、本発明の特徴である
以下に、本発明の実施例を図を追って説明する。
@1図a −fは本発明の第1の実施例を説明する断面
図である。
すなわち、本発明により白金の配線を形成する方法を示
す断面図である。まず、第1図aけ、半導体基板1上に
5i02等の絶縁膜2を形成した状態を示す。次に第1
図すに示すように、白金3゜チタン4をスパッタリング
または、真空蒸着法にて、連続被着1y % フォトレ
ジストパターン5を形成すると第1 睦会示す通りとな
る。この時、フォトレジストは通常、市販されているネ
がタイプ(OMRs a ; 東京応化工業社製等)お
よび、ポジタイプ(AZ−13!’10;米国シプレー
社製、OFP几;東京応化工業社製等)のいずれでも良
い。
りとなる。ここでチタン4のエツチングはCF4(フレ
オン系)ガスを使用するプラズマエツチング、または、
フッ酸を使用する湿式エツチングのいずれでも良い。プ
ラズマエツチングを行なう場合、CF4100チガス、
または、024チ〜20チ混合のCF4 f使用し、パ
ワー200W、真空度0.4TOrrの条件でプラズマ
エツチングすると、1001のチタンは約1分でエツチ
ングされる。
一方、湿式エツチングを行々う場合は、フッ酸(50チ
):水=1:50(容積比)の混合液でチタン1000
λは約1分でエツチングされる。
次に第1図e[示すように7オトレジストパターン5を
除去した後、チタン4を保護膜にして、 5 − 50〜100℃の熱王水で白金3をエツチングした状態
を示す。この時チタンは熱王水に耐え、かつ、パターン
のゆがみや、虫くい状のエツチング不良を生じない。後
述するが、保護膜としては、チタン以外にも、窒化チタ
ン、酸化チタン、チタン・タングステン合金等のチタン
化合物、または、チタン合金も同様に王水に耐えるので
使用できる。
最後にチタン4全前述した方法でエツチングすると、第
1図fに示す通りとなり、白金の配線パターン形成は終
了する。
次に本発明の第2の実施例を第2図a−f 4で順を追
って説明する。第2の実施例は、チタン。
白金の二層膜パターンを形成する方法を示している。
すなわち、@2図aは半導体基板1上に8i02等の絶
縁膜2を形成した後、チタン4′、白金3゜チタン4を
連続的に形成した状態を示している。
この後、フォトレジストパターン5を形成すると、第2
図bvc示す通りとなる。次に、白金3上のチタン4を
フォトレジストパターン5を保護膜トシ 6− て、エツチングすると第2図Cに示す通りとなる。
エツチングの方法は、第1の実施例で説明した通りであ
る。次に、フォトレジストパターン5を除去すると第2
図dに示す様になり、この後、チタン4を保護膜として
下地の白金3を第1の実施例で示した熱王水にてエツチ
ングすると第2図eに示す通りとなる。最後に下地のチ
タン4′および白金3上のチタン4を第1の実施例で説
明したプラズマエツチング、または、湿式エツチングに
より、同時にエツチングすると、第2図fに示す通りと
なり、チタン4′、白金3の二層の配線パターンが形成
される。
前述1−たように、本発明では、白金パターンの形成を
、従来困難であった湿式エツチングにより行なうことが
できるようにな9、これにより従来のリフト・オフ法で
生じていたショート不良がなくなり、リフト・オフ法に
特有な再現性の悪さという欠点もなく、量産性は著しく
改善された。
なお、本発明の実施例では、白金をエツチングする時の
保護膜として、チタンを例にしたが、チタン4を窒素ガ
ス雰囲気中において、4ooo℃で5〜20分熱処理し
て得られる窒化チタンを保護膜として湿式エツチングし
ても同様に良好な結果が得られた。
また、他の保護膜として、チタン4をエチレングリコー
ルとホウ酸アンモニウムの混合液中で一30V程度で陽
極酸化して得られる酸化チタンを使用しても同様であり
、さらに、チタンとタングステンの合金膜を保護として
も同様に良好な結果が得られた。これらの保護膜のうち
、窒化チタン、酸化チタンは、@1及び第2の実施例で
述べた方法でエツチングできるが、チタン・タングステ
ンの合金?エツチングする場合は、CF4(フレオン系
)ガスによるプラズマエツチングが適しており、プラズ
マエツチングの条件は、第1の実施例で述べたチタンの
プラズマエツチングの条件と同様で良い。
なお、本実施例で(rl、主に白金の配線パターンを形
成する例について述べたが、王水をエツチング液として
使用する他の金属、例えば金、パラジウム等の配線パタ
ーンの形成にも、また、これらの金属の多重膜の配線パ
ターンの形成にも、また、これらの金層と他の金属の多
重膜の配線パターンの形成にも、本発明を同様に適用で
きることは明らかである。
【図面の簡単な説明】
第11図a乃至第1図fけ本発明による配線形成工程の
第1の実施例を示す断面図であり、第2図a乃至第2図
fは、第2の実施例を示す断面図である。 図中の記号は、 1・・・・・・半導体基板、2・・・・・・絶縁膜、3
・旧・・白金、4および4′・・・・・・チタン、5・
・・・・・フォトレジストパターンである。 9− 第1図 の 第2図

Claims (3)

    【特許請求の範囲】
  1. (1)半導体基板上に第1の金属層全被着し、該被膜上
    に形成されたチタン、チタン化合物またはチタン合金の
    パターン全保護膜にして、下地の該第1の金属層を湿式
    エツチングし、該第1の金属層の配信パターンを形成す
    ることを特徴とする半導体装置の製造方法。
  2. (2)チタン化合物もしくはチタン合金は窒化チタン、
    酸化チタンもしくはチタン・タングステン合金を含んで
    いることを特徴とする特許請求の範囲第(1)項記載の
    半導体装置の製造方法。
  3. (3)第1の金属層が白金、パラジウム、もしくは金又
    はこれらの金属の多重膜、又はこれらの金属と他の金属
    との多重膜であることlを特徴とする特許請求の範囲用
    (1)項記載の半導体装置の製造方法。
JP11283A 1983-01-04 1983-01-04 半導体装置の製造方法 Pending JPS59124726A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008503383A (ja) * 2004-06-23 2008-02-07 インティアー オートモーティヴ クロージャーズ インコーポレイテッド 構造的ドアモジュール
US9039915B2 (en) 2009-02-23 2015-05-26 Kanto Kagaku Kabushiki Kaisha Etching solution compositions for metal laminate films

Cited By (3)

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Publication number Priority date Publication date Assignee Title
JP2008503383A (ja) * 2004-06-23 2008-02-07 インティアー オートモーティヴ クロージャーズ インコーポレイテッド 構造的ドアモジュール
US8763308B2 (en) 2004-06-23 2014-07-01 Intier Automotive Closures Inc. Structural door module
US9039915B2 (en) 2009-02-23 2015-05-26 Kanto Kagaku Kabushiki Kaisha Etching solution compositions for metal laminate films

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