JPS628030B2 - - Google Patents
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- JPS628030B2 JPS628030B2 JP56084023A JP8402381A JPS628030B2 JP S628030 B2 JPS628030 B2 JP S628030B2 JP 56084023 A JP56084023 A JP 56084023A JP 8402381 A JP8402381 A JP 8402381A JP S628030 B2 JPS628030 B2 JP S628030B2
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/10—Bump connectors ; Manufacturing methods related thereto
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-
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-
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- H01L2924/01078—Platinum [Pt]
-
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、とく
にワイヤレスボンデイングの際に必要となる半導
体装置の突起電極の形成方法に関するものであ
る。
にワイヤレスボンデイングの際に必要となる半導
体装置の突起電極の形成方法に関するものであ
る。
一般に突起電極には金(以下Auという)が用
いられるがこの突起電極をICに形成する方法と
しては、従来第1図に示すような工程が用いられ
ていた。
いられるがこの突起電極をICに形成する方法と
しては、従来第1図に示すような工程が用いられ
ていた。
即ち第1図において1は例えばシリコン等から
なる半導体基板であり、まずこの半導体基板1の
表面に二酸化シリコン等の絶縁膜2を形成する。
その後絶縁膜等と良好な密着を有する金属例えば
チタニウム/白金層(以下Ti/Pt層という)3
を真空蒸着法等で例えば数千Åのオーダーで形成
する。次に例えばOMR(ネガタイプ)又はAz
(ポジタイプ)等のフオトレジストでレジスト膜
4を形成し不要部分のTi/Pt層3をエツチング
によりとり除く(第1図a)。その後レジスト膜
4を除去し、再びレジスト膜5を形成し、それを
メツキマスクとし、金属層Ti/Pt層3を電流通
路としてAu層6を電解Auメツキ法によつて形成
する(第1図b)。その後レジスト膜5をとり除
き、次にレジスト膜7を形成し、それをメツキマ
スクとし、金属層Ti/Pt層3及びAu層6を電流
通路として電解Auメツキ法によつて突起電極の
突起部8を形成する(第1図c)。その後レジス
ト膜7をとり除き突起電極の形成を完了する(第
1図d)。この電極構造で重要なことはTi/Pt層
3、Au層6、及び突起電極8とAu層6、との境
界面9とが段階構造となつていることであり、こ
うすることにより、ボンデイング中に突起電極が
破壊されることを除くことができる。
なる半導体基板であり、まずこの半導体基板1の
表面に二酸化シリコン等の絶縁膜2を形成する。
その後絶縁膜等と良好な密着を有する金属例えば
チタニウム/白金層(以下Ti/Pt層という)3
を真空蒸着法等で例えば数千Åのオーダーで形成
する。次に例えばOMR(ネガタイプ)又はAz
(ポジタイプ)等のフオトレジストでレジスト膜
4を形成し不要部分のTi/Pt層3をエツチング
によりとり除く(第1図a)。その後レジスト膜
4を除去し、再びレジスト膜5を形成し、それを
メツキマスクとし、金属層Ti/Pt層3を電流通
路としてAu層6を電解Auメツキ法によつて形成
する(第1図b)。その後レジスト膜5をとり除
き、次にレジスト膜7を形成し、それをメツキマ
スクとし、金属層Ti/Pt層3及びAu層6を電流
通路として電解Auメツキ法によつて突起電極の
突起部8を形成する(第1図c)。その後レジス
ト膜7をとり除き突起電極の形成を完了する(第
1図d)。この電極構造で重要なことはTi/Pt層
3、Au層6、及び突起電極8とAu層6、との境
界面9とが段階構造となつていることであり、こ
うすることにより、ボンデイング中に突起電極が
破壊されることを除くことができる。
しかしながらこのような従来の方法では、前述
したとおり、非常に工程が複雑となる欠点があつ
た。
したとおり、非常に工程が複雑となる欠点があつ
た。
本発明は従来の方法の欠点を解消するためにな
されたものであり、従来の方法に比べて大巾に工
程を減少させ、かつ前述したTi/Pt層、Au層及
び突起電極とAu層との境面とが段階構造になつ
ていることを特徴とした半導体装置の突起電極構
造の形成方法を提供することを目的とする。
されたものであり、従来の方法に比べて大巾に工
程を減少させ、かつ前述したTi/Pt層、Au層及
び突起電極とAu層との境面とが段階構造になつ
ていることを特徴とした半導体装置の突起電極構
造の形成方法を提供することを目的とする。
本発明の特徴は、半導体基板上に絶縁膜を形成
する工程と、前記絶縁膜上にTi/Pt層(チタニ
ウム−白金の膜)を被着する工程と、前記Ti/
Pt層(チタニウム−白金の膜)上に選択的に第1
のレジスト膜を被着する工程と、前記第1のレジ
スト膜をマスクとして所定平面形状のAu層(金
層)を形成する工程と、前記第1のレジスト膜を
除去する工程と、前記Ti/Pt層(チタニウム−
白金膜)に被着しかつ前記所定形状のAu層(金
層)の周辺部上に被着せる第2のレジスト膜を形
成する工程と、下方部が露出せる前記Au層(金
層)の中央部に被着しかつ上方部が前記第2のレ
ジスト膜上を前記Au層(金層)の外周より外部
に延在せるAu(金)の突起電極を形成する工程
と、前記第2のレジスト膜を除去する工程と、し
かる後に前記突起電極の上方部をマスクとして異
方性エツチングにより前記Ti/Pt層(チタニウ
ム白金膜)をパターニングしこれにより前記Au
層(金層)より広い平面形状でありかつ前記突起
電極の上方部とほぼ同じ平面形状のチタニウム−
白金の下層電極膜を形成する工程とを有する半導
体装置の製造方法にある。
する工程と、前記絶縁膜上にTi/Pt層(チタニ
ウム−白金の膜)を被着する工程と、前記Ti/
Pt層(チタニウム−白金の膜)上に選択的に第1
のレジスト膜を被着する工程と、前記第1のレジ
スト膜をマスクとして所定平面形状のAu層(金
層)を形成する工程と、前記第1のレジスト膜を
除去する工程と、前記Ti/Pt層(チタニウム−
白金膜)に被着しかつ前記所定形状のAu層(金
層)の周辺部上に被着せる第2のレジスト膜を形
成する工程と、下方部が露出せる前記Au層(金
層)の中央部に被着しかつ上方部が前記第2のレ
ジスト膜上を前記Au層(金層)の外周より外部
に延在せるAu(金)の突起電極を形成する工程
と、前記第2のレジスト膜を除去する工程と、し
かる後に前記突起電極の上方部をマスクとして異
方性エツチングにより前記Ti/Pt層(チタニウ
ム白金膜)をパターニングしこれにより前記Au
層(金層)より広い平面形状でありかつ前記突起
電極の上方部とほぼ同じ平面形状のチタニウム−
白金の下層電極膜を形成する工程とを有する半導
体装置の製造方法にある。
以下この発明の実施例を第2図を参照にして説
明する。
明する。
まず第2図においてシリコン基板1の表面に二
酸化シリコン等の絶縁膜2を形成し、連続して
Ti/Pt層3を形成する。次に選択的に形成され
たレジスト膜5をマスクとし、電解Auメツキ法
にてAu層6を形成する(第2図a)。その後、レ
ジスト膜5を除去し、再びレジスト膜7を形成す
る。次に、レジスト膜7をマスクとしAu突起電
極8を形成する(第2図b)。この時に厚い突起
電極8の上面10の巾を第2層のAu層6の巾よ
りも大きく形成することが本発明の特徴である。
すなわち第3層の突起電極8の下の部分10′は
層6より小となつている。しかる後レジスト膜7
をとり除き、イオンミリング法等の強い方向性を
有するエツチング法を用い、突起電極上面10を
マスクにTi/Pt層3をエツチングする(第2図
c)。ここでイオンミリングとはAr等の不活性ガ
スをRFプラズマイオン化し、これに電界をかけ
ることにより、高エネルギー化した粒子が物質を
エツチングする方法であり、特徴として非常に強
い方向性を有することである。すなわち、突起電
極上面10をマスクにし、サイドエツチすること
なく、Ti/Pt層3をエツチングすることができ
る。
酸化シリコン等の絶縁膜2を形成し、連続して
Ti/Pt層3を形成する。次に選択的に形成され
たレジスト膜5をマスクとし、電解Auメツキ法
にてAu層6を形成する(第2図a)。その後、レ
ジスト膜5を除去し、再びレジスト膜7を形成す
る。次に、レジスト膜7をマスクとしAu突起電
極8を形成する(第2図b)。この時に厚い突起
電極8の上面10の巾を第2層のAu層6の巾よ
りも大きく形成することが本発明の特徴である。
すなわち第3層の突起電極8の下の部分10′は
層6より小となつている。しかる後レジスト膜7
をとり除き、イオンミリング法等の強い方向性を
有するエツチング法を用い、突起電極上面10を
マスクにTi/Pt層3をエツチングする(第2図
c)。ここでイオンミリングとはAr等の不活性ガ
スをRFプラズマイオン化し、これに電界をかけ
ることにより、高エネルギー化した粒子が物質を
エツチングする方法であり、特徴として非常に強
い方向性を有することである。すなわち、突起電
極上面10をマスクにし、サイドエツチすること
なく、Ti/Pt層3をエツチングすることができ
る。
このようにして、従来に比べて大巾に少ない工
程でTi/PtとAu層及び突起電極の境面とが階段
構造となつている突起電極構造で、突起部Au層
の寸法が下層のAu層よりも広くかつさらに下層
のTi/Pt層とほぼ同じであることを特徴とする
突起電極構造を有する半導体装置を形成すること
が可能となつた。
程でTi/PtとAu層及び突起電極の境面とが階段
構造となつている突起電極構造で、突起部Au層
の寸法が下層のAu層よりも広くかつさらに下層
のTi/Pt層とほぼ同じであることを特徴とする
突起電極構造を有する半導体装置を形成すること
が可能となつた。
第2図dは第2図cの平面図である。半導体基
板1の主面の絶縁膜2上には配線層200とそれ
に接続する突起電極100が形成されている。突
起電極は第1層のTi/Pt層3、その上の第2層
のAu層6、その上の厚い第3層であるAu層8か
ら構成されている。層8は第1層3とほぼ同じ平
面形状の上面10と第2層6より小さい平面形状
の下部分10′を有している。そして配線層20
0はこの実施例では突起電極の第1層および第2
層と同じ構成の多層構造となつており、突起電極
のTi/Ptおよび第2層の薄いAuと同時に生成さ
れ、イオンミリングの際には、突起電極の上面1
0と同様に配線層の上層となる薄いAu層がマス
クとなつてTi/Pt層をエツチングしパターン化
する。
板1の主面の絶縁膜2上には配線層200とそれ
に接続する突起電極100が形成されている。突
起電極は第1層のTi/Pt層3、その上の第2層
のAu層6、その上の厚い第3層であるAu層8か
ら構成されている。層8は第1層3とほぼ同じ平
面形状の上面10と第2層6より小さい平面形状
の下部分10′を有している。そして配線層20
0はこの実施例では突起電極の第1層および第2
層と同じ構成の多層構造となつており、突起電極
のTi/Ptおよび第2層の薄いAuと同時に生成さ
れ、イオンミリングの際には、突起電極の上面1
0と同様に配線層の上層となる薄いAu層がマス
クとなつてTi/Pt層をエツチングしパターン化
する。
第1図a乃至第1図dは従来の突起電極形成方
法による工程説明図であり、a,bは金属層形成
工程、cは突起電極の突起部の形成工程、dはレ
ジスト膜の除去工程を示す断面図である。第2図
a乃至第2図cは本発明の実施例の突起電極形成
方法による工程説明図であり、aは金属層形成工
程、bは突起電極の突起部の形成工程、cはレジ
スト膜の除去工程及びエツチング工程を示す断面
図である。又、第2図dは第2図cの平面図であ
る。 なお図中の記号は、1……半導体基板、2……
SiO2等の絶縁膜、3……Ti/Pt層、4……レジ
スト膜、5……レジスト膜、6……Au層、7…
…レジスト膜、8……突起部Au層、9……Au及
びPtの接触面、10……突起部上面、10′……
突起部の下部分、100……突起電極、200…
…配線層である。
法による工程説明図であり、a,bは金属層形成
工程、cは突起電極の突起部の形成工程、dはレ
ジスト膜の除去工程を示す断面図である。第2図
a乃至第2図cは本発明の実施例の突起電極形成
方法による工程説明図であり、aは金属層形成工
程、bは突起電極の突起部の形成工程、cはレジ
スト膜の除去工程及びエツチング工程を示す断面
図である。又、第2図dは第2図cの平面図であ
る。 なお図中の記号は、1……半導体基板、2……
SiO2等の絶縁膜、3……Ti/Pt層、4……レジ
スト膜、5……レジスト膜、6……Au層、7…
…レジスト膜、8……突起部Au層、9……Au及
びPtの接触面、10……突起部上面、10′……
突起部の下部分、100……突起電極、200…
…配線層である。
Claims (1)
- 1 半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜上にチタニウム−白金の膜を被着する工
程と、前記チタニウム−白金の膜上に選択的に第
1のレジスト膜を被着する工程と、前記第1のレ
ジスト膜をマスクとして所定平面形状の金層を形
成する工程と、前記第1のレジスト膜を除去する
工程と、前記チタニウム−白金膜に被着しかつ前
記所定形状の金層の周辺部上に被着せる第2のレ
ジスト膜を形成する工程と、下方部が露出せる前
記金層の中央部に被着しかつ上方部が前記第2の
レジスト膜上を前記金層の外周より外部に延在せ
る金の突起電極を形成する工程と、前記第2のレ
ジスト膜を除去する工程と、しかる後に前記突起
電極の上方部をマスクとして異方性エツチングに
より前記チタニウム−白金の膜をパターニングし
これにより前記金層より広い平面形状でありかつ
前記突起電極の上方部とほぼ同じ平面形状のチタ
ニウム−白金の下層電極膜を形成する工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56084023A JPS57198647A (en) | 1981-06-01 | 1981-06-01 | Semiconductor device and manufacture therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56084023A JPS57198647A (en) | 1981-06-01 | 1981-06-01 | Semiconductor device and manufacture therefor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57198647A JPS57198647A (en) | 1982-12-06 |
JPS628030B2 true JPS628030B2 (ja) | 1987-02-20 |
Family
ID=13818961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56084023A Granted JPS57198647A (en) | 1981-06-01 | 1981-06-01 | Semiconductor device and manufacture therefor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57198647A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59117135A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
JPS60140737A (ja) * | 1983-12-27 | 1985-07-25 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS513780A (en) * | 1974-06-28 | 1976-01-13 | Sharp Kk | Banpuojusuru handotaisochino seizohoho |
JPS51147253A (en) * | 1975-06-13 | 1976-12-17 | Nec Corp | Structure of electrode terminal |
-
1981
- 1981-06-01 JP JP56084023A patent/JPS57198647A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS513780A (en) * | 1974-06-28 | 1976-01-13 | Sharp Kk | Banpuojusuru handotaisochino seizohoho |
JPS51147253A (en) * | 1975-06-13 | 1976-12-17 | Nec Corp | Structure of electrode terminal |
Also Published As
Publication number | Publication date |
---|---|
JPS57198647A (en) | 1982-12-06 |
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