JPH09102503A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09102503A JPH09102503A JP7282388A JP28238895A JPH09102503A JP H09102503 A JPH09102503 A JP H09102503A JP 7282388 A JP7282388 A JP 7282388A JP 28238895 A JP28238895 A JP 28238895A JP H09102503 A JPH09102503 A JP H09102503A
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- H01L29/66007—Multistep manufacturing processes
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Abstract
(57)【要約】
【目的】 コレクタ直列抵抗の低減。トランジスタ面積
の縮小。 【構成】 酸化膜９により埋め込まれた環状の溝７の内
側にｎ+ 型埋込層１０、ｎ型ウェル１１を設ける。一部
が溝７内に埋め込まれて埋込層１０に接し一部が基板上
に延在するコレクタ引き出し電極１９を形成し、これを
マスクにボロンを導入して真性ベース領域２１を形成す
る。コレクタ引き出し電極１９の内側にこれに自己整合
されたエミッタ引き出し電極２９を形成し、その内側に
電極２９に自己整合されたベース引き出し電極３２を形
成する。各引き出し電極１９、２９、３２からの不純物
拡散により、コレクタ拡散層２７、エミッタ拡散層３
３、グラフトベース領域３４を形成する。
の縮小。 【構成】 酸化膜９により埋め込まれた環状の溝７の内
側にｎ+ 型埋込層１０、ｎ型ウェル１１を設ける。一部
が溝７内に埋め込まれて埋込層１０に接し一部が基板上
に延在するコレクタ引き出し電極１９を形成し、これを
マスクにボロンを導入して真性ベース領域２１を形成す
る。コレクタ引き出し電極１９の内側にこれに自己整合
されたエミッタ引き出し電極２９を形成し、その内側に
電極２９に自己整合されたベース引き出し電極３２を形
成する。各引き出し電極１９、２９、３２からの不純物
拡散により、コレクタ拡散層２７、エミッタ拡散層３
３、グラフトベース領域３４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、小型でコレクタ直列抵抗の
低いバイポーラトランジスタを有する半導体装置および
その製造方法に関するものである。
その製造方法に関し、特に、小型でコレクタ直列抵抗の
低いバイポーラトランジスタを有する半導体装置および
その製造方法に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタの製造工程の短
縮を図るため、表面に埋込層の形成された半導体基板上
にエピタキシャル層を成長させる従前の方式に代え、１
ＭｅＶ〜２ＭｅＶの高エネルギーのイオン注入技術を用
いてｎ+ 型埋込拡散層を形成する方法が提案されてい
る。この方式によれば、イオン注入エネルギーを変える
ことにより深さの異なる埋込層とバイポーラ用ｎウェル
を同一フォトマスクを用いて形成できるので、製造工程
を簡略化できる。この方式を用いて形成した従来の半導
体装置（以下、第１の従来例という）について図１３を
参照して説明する。
縮を図るため、表面に埋込層の形成された半導体基板上
にエピタキシャル層を成長させる従前の方式に代え、１
ＭｅＶ〜２ＭｅＶの高エネルギーのイオン注入技術を用
いてｎ+ 型埋込拡散層を形成する方法が提案されてい
る。この方式によれば、イオン注入エネルギーを変える
ことにより深さの異なる埋込層とバイポーラ用ｎウェル
を同一フォトマスクを用いて形成できるので、製造工程
を簡略化できる。この方式を用いて形成した従来の半導
体装置（以下、第１の従来例という）について図１３を
参照して説明する。
【０００３】図１３（ｂ）は、この従来技術によるｎｐ
ｎバイポーラトランジスタの平面図であり、図１３
（ａ）はそのＸ−Ｘ線での断面図である。このバイポー
ラトランジスタは、図１３に示すように、ｐ型半導体基
板２０１に形成された酸化膜２０９により埋込まれた溝
２０７に囲まれて形成されており、基板の主面からｎ型
のエミッタ拡散層２３３、ｐ型の真性ベース領域２２
１、バイポーラ用ｎ型ウェル２１１のそれぞれの領域を
順次縦方向に配列した縦型構造のｎｐｎ型トランジスタ
となっている。ｎ型コレクタ領域は、電極取り出しのた
めのコレクタ拡散層２２７と、ｎ型ウェル２１１と、ｎ
+ 型埋込層２１０で構成される。ｎ+ 型埋込層２１０と
ｎ型ウェル層２１１はｐ型半導体基板２０１内にｎ型不
純物をそれぞれ高エネルギーでイオン注入することによ
り形成されている。
ｎバイポーラトランジスタの平面図であり、図１３
（ａ）はそのＸ−Ｘ線での断面図である。このバイポー
ラトランジスタは、図１３に示すように、ｐ型半導体基
板２０１に形成された酸化膜２０９により埋込まれた溝
２０７に囲まれて形成されており、基板の主面からｎ型
のエミッタ拡散層２３３、ｐ型の真性ベース領域２２
１、バイポーラ用ｎ型ウェル２１１のそれぞれの領域を
順次縦方向に配列した縦型構造のｎｐｎ型トランジスタ
となっている。ｎ型コレクタ領域は、電極取り出しのた
めのコレクタ拡散層２２７と、ｎ型ウェル２１１と、ｎ
+ 型埋込層２１０で構成される。ｎ+ 型埋込層２１０と
ｎ型ウェル層２１１はｐ型半導体基板２０１内にｎ型不
純物をそれぞれ高エネルギーでイオン注入することによ
り形成されている。
【０００４】ｐ型ベース領域は、真性ベース領域２２１
と外部への引き出しのためのグラフトベース領域２３４
で構成される。グラフトベース領域２３４からはベース
引き出し電極２３２が引き出されている。エミッタ拡散
層２３３は真性ベース領域２２１の表面領域内に設けら
れる。このエミッタ拡散層２３３は、例えば多結晶シリ
コン層で形成されたエミッタ引き出し電極２２９に導入
されたｎ型不純物を真性ベース領域の表面部に拡散する
ことにより形成される。コレクタ拡散層２２７、ベース
引き出し電極２３２、エミッタ引き出し電極２２９は、
層間絶縁膜２３５に形成されたコンタクト孔を通して電
極配線２３７に接続されている。この電極配線は例えば
アルミニウム合金により形成される。図１３（ｂ）の平
面図では、この電極配線２３７は混雑を避けるために図
示されていない。
と外部への引き出しのためのグラフトベース領域２３４
で構成される。グラフトベース領域２３４からはベース
引き出し電極２３２が引き出されている。エミッタ拡散
層２３３は真性ベース領域２２１の表面領域内に設けら
れる。このエミッタ拡散層２３３は、例えば多結晶シリ
コン層で形成されたエミッタ引き出し電極２２９に導入
されたｎ型不純物を真性ベース領域の表面部に拡散する
ことにより形成される。コレクタ拡散層２２７、ベース
引き出し電極２３２、エミッタ引き出し電極２２９は、
層間絶縁膜２３５に形成されたコンタクト孔を通して電
極配線２３７に接続されている。この電極配線は例えば
アルミニウム合金により形成される。図１３（ｂ）の平
面図では、この電極配線２３７は混雑を避けるために図
示されていない。
【０００５】上述のバイポーラトランジスタのコレクタ
抵抗は高エネルギー注入で形成するｎ+ 型埋込層のイオ
ン注入量（濃度）に依存し、イオン注入量が増加するほ
ど抵抗を低減できるが、イオン注入により発生する結晶
欠陥も増加しコレクタ・ベース間接合リークまたはエミ
ッタ・コレクタ間リークが増大する。従って、イオン注
入量にはおのずから上限があり高々５×１０13〜１×１
０14ｃｍ-2程度までしか増加できない。そのためコレク
タ直列抵抗を１００Ω以下に低減することが非常に難し
い。コレクタ抵抗が十分低減されていない場合には、バ
イポーラトランジスタをコレクタ電流の大きい領域で動
作させると、トランジスタが飽和しやすくなったり、遮
断周波数が低下したりして、良好なトランジスタ特性が
得られなくなる。
抵抗は高エネルギー注入で形成するｎ+ 型埋込層のイオ
ン注入量（濃度）に依存し、イオン注入量が増加するほ
ど抵抗を低減できるが、イオン注入により発生する結晶
欠陥も増加しコレクタ・ベース間接合リークまたはエミ
ッタ・コレクタ間リークが増大する。従って、イオン注
入量にはおのずから上限があり高々５×１０13〜１×１
０14ｃｍ-2程度までしか増加できない。そのためコレク
タ直列抵抗を１００Ω以下に低減することが非常に難し
い。コレクタ抵抗が十分低減されていない場合には、バ
イポーラトランジスタをコレクタ電流の大きい領域で動
作させると、トランジスタが飽和しやすくなったり、遮
断周波数が低下したりして、良好なトランジスタ特性が
得られなくなる。
【０００６】コレクタ直列抵抗を低減する方法として、
例えば特開昭６４−１５９７３号公報には、コレクタ引
き出し電極およびコレクタ拡散層をベース領域の周囲に
形成する方法が提案されている。図１４は、この従来技
術（以下、これを第２の従来例という）を示す断面図と
平面図である。この従来例では、ｐ型半導体基板３０１
上に、ｎ+ 型埋込層３０２、ｎ型エピタキシャル層３０
３を設け、素子分離膜である酸化膜３０４に囲まれた領
域内にトランジスタを形成する。
例えば特開昭６４−１５９７３号公報には、コレクタ引
き出し電極およびコレクタ拡散層をベース領域の周囲に
形成する方法が提案されている。図１４は、この従来技
術（以下、これを第２の従来例という）を示す断面図と
平面図である。この従来例では、ｐ型半導体基板３０１
上に、ｎ+ 型埋込層３０２、ｎ型エピタキシャル層３０
３を設け、素子分離膜である酸化膜３０４に囲まれた領
域内にトランジスタを形成する。
【０００７】基板上に環状に多結晶シリコンからなるコ
レクタ引き出し電極３０５を形成し、この引き出し電極
からの不純物拡散によりコレクタ拡散層３０６を形成す
る。ベース領域３０７を形成した後、多結晶シリコンか
らなる環状のエミッタ引き出し電極３０８を形成し、こ
の引き出し電極からの不純物拡散によりベース領域の表
面にエミッタ拡散層３０９が形成される。コレクタ引き
出し電極３０５、エミッタ引き出し電極３０８およびベ
ース領域３０７には電極３１０が接続されている。
レクタ引き出し電極３０５を形成し、この引き出し電極
からの不純物拡散によりコレクタ拡散層３０６を形成す
る。ベース領域３０７を形成した後、多結晶シリコンか
らなる環状のエミッタ引き出し電極３０８を形成し、こ
の引き出し電極からの不純物拡散によりベース領域の表
面にエミッタ拡散層３０９が形成される。コレクタ引き
出し電極３０５、エミッタ引き出し電極３０８およびベ
ース領域３０７には電極３１０が接続されている。
【０００８】
【発明が解決しようとする課題】上述した第１の従来例
では、イオン注入により埋込層およびウェルを形成して
いるためバイポーラトランジスタの製造工程は簡略化す
ることができるが、結晶欠陥を抑制し高トランジスタ歩
留りを実現しようとすると、コレクタ直列抵抗が増大し
良好なトランジスタ特性を得ることが難しい。また、第
１の従来例では（第２の従来例の場合も同様である）、
ベース領域とコレクタ拡散層とが別々のフォトリソグラ
フィ工程により形成されているため、マスク合わせずれ
のマージンを見込む必要があり、小型化することに対し
て限界があった。
では、イオン注入により埋込層およびウェルを形成して
いるためバイポーラトランジスタの製造工程は簡略化す
ることができるが、結晶欠陥を抑制し高トランジスタ歩
留りを実現しようとすると、コレクタ直列抵抗が増大し
良好なトランジスタ特性を得ることが難しい。また、第
１の従来例では（第２の従来例の場合も同様である）、
ベース領域とコレクタ拡散層とが別々のフォトリソグラ
フィ工程により形成されているため、マスク合わせずれ
のマージンを見込む必要があり、小型化することに対し
て限界があった。
【０００９】一方、環状のコレクタ構造を採用する第２
の従来例では、ある程度コレクタ抵抗を低減することが
できるが、コレクタ引き出し電極からの不純物拡散によ
りコレクタ拡散層を得ているため、特に埋込層をイオン
注入により形成する場合にはコレクタ直列抵抗を十分に
低減することは困難である。ある程度高濃度の不純物拡
散層を埋込層に到達するように形成することが困難であ
るからである。コレクタ拡散層での抵抗を低減するには
ｎ型エピタキシャル層３０３の膜厚を薄くすることが有
効であるが、その場合にはコレクタ・ベース間容量が増
しまた必要な耐圧が確保されないことになる。
の従来例では、ある程度コレクタ抵抗を低減することが
できるが、コレクタ引き出し電極からの不純物拡散によ
りコレクタ拡散層を得ているため、特に埋込層をイオン
注入により形成する場合にはコレクタ直列抵抗を十分に
低減することは困難である。ある程度高濃度の不純物拡
散層を埋込層に到達するように形成することが困難であ
るからである。コレクタ拡散層での抵抗を低減するには
ｎ型エピタキシャル層３０３の膜厚を薄くすることが有
効であるが、その場合にはコレクタ・ベース間容量が増
しまた必要な耐圧が確保されないことになる。
【００１０】また、コレクタ拡散層を深く拡散させるこ
とによってコレクタ抵抗を低減しようとすると、同時に
コレクタ拡散層不純物が横方向にも拡散しエミッタ拡散
層３０９やベース領域３０７に近づき、この場合にもや
はりエミッタ・コレクタ間やベース・コレクタ間耐圧の
低下、ベース・コレクタ間接合容量の増加等を招く。こ
れに対処して、コレクタ拡散層不純物の横方向拡散があ
っても耐圧低下を生じないようにするためコレクタ・エ
ミッタ間距離を大きくすると、トランジスタ面積が増加
してしまう。したがって、この発明の目的とするところ
は、小型でかつ十分にコレクタ直列抵抗の低減化された
トランジスタを提供しうるようにすることである。
とによってコレクタ抵抗を低減しようとすると、同時に
コレクタ拡散層不純物が横方向にも拡散しエミッタ拡散
層３０９やベース領域３０７に近づき、この場合にもや
はりエミッタ・コレクタ間やベース・コレクタ間耐圧の
低下、ベース・コレクタ間接合容量の増加等を招く。こ
れに対処して、コレクタ拡散層不純物の横方向拡散があ
っても耐圧低下を生じないようにするためコレクタ・エ
ミッタ間距離を大きくすると、トランジスタ面積が増加
してしまう。したがって、この発明の目的とするところ
は、小型でかつ十分にコレクタ直列抵抗の低減化された
トランジスタを提供しうるようにすることである。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による半導体装置は、第１導電型半導体基板
上に一部絶縁体により埋め込まれた環状の溝が設けら
れ、該溝に囲まれた領域内に下部が第２導電型埋込層で
上部が第２導電型ウェルである半導体層が設けられ、前
記第２導電型ウェルの表面領域内に第１導電型のベース
領域が設けられ、前記ベース領域の表面領域内に環状の
エミッタ領域が設けられ、環状のコレクタ引き出し電極
が前記溝の内側部分を埋め込んで前記第２導電型埋込層
に接し、かつ、基板上で前記半導体層の一部を覆うよう
に形成され、前記コレクタ引き出し電極の内側にこれに
自己整合されて形成された環状のエミッタ引き出し電極
が設けられ、前記エミッタ引き出し電極の内側にこれに
自己整合されて形成されたベース引き出し電極が設けら
れていることを特徴としている。
めの本発明による半導体装置は、第１導電型半導体基板
上に一部絶縁体により埋め込まれた環状の溝が設けら
れ、該溝に囲まれた領域内に下部が第２導電型埋込層で
上部が第２導電型ウェルである半導体層が設けられ、前
記第２導電型ウェルの表面領域内に第１導電型のベース
領域が設けられ、前記ベース領域の表面領域内に環状の
エミッタ領域が設けられ、環状のコレクタ引き出し電極
が前記溝の内側部分を埋め込んで前記第２導電型埋込層
に接し、かつ、基板上で前記半導体層の一部を覆うよう
に形成され、前記コレクタ引き出し電極の内側にこれに
自己整合されて形成された環状のエミッタ引き出し電極
が設けられ、前記エミッタ引き出し電極の内側にこれに
自己整合されて形成されたベース引き出し電極が設けら
れていることを特徴としている。
【００１２】また、上記の目的を達成するための本発明
による半導体装置の製造方法は、（１）半導体基板内に
平面形状が環状の溝を形成し該溝内部を絶縁物で埋設す
る工程と、（２）前記溝の内側部分に環状の接続孔を開
孔する工程と、（３）前記溝内を埋め込むとともに半導
体基板上を覆う多結晶シリコン膜を形成し、該多結晶シ
リコン膜をパターニングして前記溝に囲まれた半導体層
上を一部覆う環状のコレクタ引き出し電極を形成する工
程と、（４）前記コレクタ引き出し電極をマスクに不純
物を導入してコレクタ引き出し電極の内側にベース拡散
層を形成する工程と、（５）多結晶シリコン膜を形成し
これをパターニングして、環状に前記ベース拡散層と接
する環状のエミッタ引き出し電極を形成する工程と、
（６）導電体層を堆積しこれをパターニングして前記エ
ミッタ引き出し電極の内側に前記ベース拡散層と接する
ベース引き出し電極を形成する工程と、を有している。
による半導体装置の製造方法は、（１）半導体基板内に
平面形状が環状の溝を形成し該溝内部を絶縁物で埋設す
る工程と、（２）前記溝の内側部分に環状の接続孔を開
孔する工程と、（３）前記溝内を埋め込むとともに半導
体基板上を覆う多結晶シリコン膜を形成し、該多結晶シ
リコン膜をパターニングして前記溝に囲まれた半導体層
上を一部覆う環状のコレクタ引き出し電極を形成する工
程と、（４）前記コレクタ引き出し電極をマスクに不純
物を導入してコレクタ引き出し電極の内側にベース拡散
層を形成する工程と、（５）多結晶シリコン膜を形成し
これをパターニングして、環状に前記ベース拡散層と接
する環状のエミッタ引き出し電極を形成する工程と、
（６）導電体層を堆積しこれをパターニングして前記エ
ミッタ引き出し電極の内側に前記ベース拡散層と接する
ベース引き出し電極を形成する工程と、を有している。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て代表的な実施例により図面を参照して説明する。 ［第１の実施例］図１（ｂ）は、本発明の第１の実施例
を示す平面図であり、図１（ａ）はそのＸ−Ｘ線での断
面図である。図１に示されるように、トランジスタは、
ｐ型半導体基板１に設けられた、酸化膜９により埋め込
まれた環状の溝７に囲まれた領域内に形成されており、
基板の主表面からｎ型のエミッタ拡散層３３、ｐ型の真
性ベース領域２１、バイポーラ用ｎ型ウェル１１のそれ
ぞれの領域を順次縦方向に配列した縦型構造に構成され
ている。溝７の外側のｐ型半導体基板１上は素子分離絶
縁膜であるフィールド酸化膜５により覆われている。
て代表的な実施例により図面を参照して説明する。 ［第１の実施例］図１（ｂ）は、本発明の第１の実施例
を示す平面図であり、図１（ａ）はそのＸ−Ｘ線での断
面図である。図１に示されるように、トランジスタは、
ｐ型半導体基板１に設けられた、酸化膜９により埋め込
まれた環状の溝７に囲まれた領域内に形成されており、
基板の主表面からｎ型のエミッタ拡散層３３、ｐ型の真
性ベース領域２１、バイポーラ用ｎ型ウェル１１のそれ
ぞれの領域を順次縦方向に配列した縦型構造に構成され
ている。溝７の外側のｐ型半導体基板１上は素子分離絶
縁膜であるフィールド酸化膜５により覆われている。
【００１４】溝７の内周部には基板表面よりｎ+ 型埋込
層１０に到達するようにコレクタ拡散層２７が形成され
ており、その内側の基板の表面領域内には真性ベース領
域２１とグラフトベース領域３４とからなるベース領域
が形成され、真性ベース２１の表面領域内にはエミッタ
拡散層３３が形成されている。真性ベース領域２１とエ
ミッタ拡散層３３は環状に形成されている。
層１０に到達するようにコレクタ拡散層２７が形成され
ており、その内側の基板の表面領域内には真性ベース領
域２１とグラフトベース領域３４とからなるベース領域
が形成され、真性ベース２１の表面領域内にはエミッタ
拡散層３３が形成されている。真性ベース領域２１とエ
ミッタ拡散層３３は環状に形成されている。
【００１５】コレクタ拡散層２７の外側は、一部が溝７
に埋設され、一部が基板表面に延在するコレクタ引き出
し電極１９に接続されている。真性ベース領域２１はコ
レクタ引き出し電極１９の内側端部に自己整合されて形
成されている。コレクタ引き出し電極１９上およびその
内側には、その外側端部が絶縁膜を介してコレクタ引き
出し電極１９の内側端部に自己整合されたエミッタ引き
出し電極２９が設けられている。更に、エミッタ引き出
し電極２９の内側には、この電極に絶縁膜を介して自己
整合的に形成されたベース引き出し電極３２が設けられ
ている。
に埋設され、一部が基板表面に延在するコレクタ引き出
し電極１９に接続されている。真性ベース領域２１はコ
レクタ引き出し電極１９の内側端部に自己整合されて形
成されている。コレクタ引き出し電極１９上およびその
内側には、その外側端部が絶縁膜を介してコレクタ引き
出し電極１９の内側端部に自己整合されたエミッタ引き
出し電極２９が設けられている。更に、エミッタ引き出
し電極２９の内側には、この電極に絶縁膜を介して自己
整合的に形成されたベース引き出し電極３２が設けられ
ている。
【００１６】コレクタ引き出し電極１９は、ｎ型不純物
が導入された多結晶シリコンで形成され、コレクタ拡散
層２７はこの多結晶シリコンからｎ型不純物を半導体基
板１内に設けられたｎ型ウェル１１、ｎ+ 型埋込層１０
で構成されるコレクタ領域に拡散することにより形成さ
れる。
が導入された多結晶シリコンで形成され、コレクタ拡散
層２７はこの多結晶シリコンからｎ型不純物を半導体基
板１内に設けられたｎ型ウェル１１、ｎ+ 型埋込層１０
で構成されるコレクタ領域に拡散することにより形成さ
れる。
【００１７】エミッタ引き出し電極２９もｎ型不純物の
導入された多結晶シリコンで形成され、エミッタ拡散層
３３はこの多結晶シリコンのｎ型不純物を真性ベース領
域であるｐ型拡散領域の主面部に拡散することにより形
成される。ベース引き出し電極３２は、ｐ型不純物が導
入された多結晶シリコンで形成され、グラフトベース領
域３４はこの多結晶シリコンのｐ型不純物を真性ベース
領域であるｐ型拡散領域の主面部に拡散することにより
形成される。
導入された多結晶シリコンで形成され、エミッタ拡散層
３３はこの多結晶シリコンのｎ型不純物を真性ベース領
域であるｐ型拡散領域の主面部に拡散することにより形
成される。ベース引き出し電極３２は、ｐ型不純物が導
入された多結晶シリコンで形成され、グラフトベース領
域３４はこの多結晶シリコンのｐ型不純物を真性ベース
領域であるｐ型拡散領域の主面部に拡散することにより
形成される。
【００１８】コレクタ引き出し電極１９、ベース引き出
し電極３２、エミッタ引き出し電極２９は、層間絶縁膜
３５により被覆され、この層間絶縁膜に形成されたコン
タクト孔３６を介して電極配線３７に接続されている。
この電極配線は例えばアルミニウム合金で形成される。
し電極３２、エミッタ引き出し電極２９は、層間絶縁膜
３５により被覆され、この層間絶縁膜に形成されたコン
タクト孔３６を介して電極配線３７に接続されている。
この電極配線は例えばアルミニウム合金で形成される。
【００１９】次に、本発明の第１の実施例の製造方法に
ついて図２乃至図６を参照して以下に説明する。この実
施例はＣＭＯＳトランジスタとバイポーラトランジスタ
を同一基板上に形成したＢｉＣＭＯＳデバイスに適用し
た例であり、コレクタ引き出し電極とゲート電極を同一
層の多結晶シリコンにより形成したものである。まず、
ｐ型半導体基板１の主面上の全面に酸化膜２を１０〜５
０ｎｍの膜厚に形成した後、フォトレジストをマスクに
イオン注入法によりボロンを、注入量：１０12〜１０13
ｃｍ-2、加速エネルギー：１５０〜３００ｋｅＶの条件
でｐ型半導体基板１中に選択的にイオン注入する。次
に、フォトレジストをマスクにイオン注入法によりリン
を、注入量：１０12〜１０13ｃｍ-2、加速エネルギー：
３００〜９００ｋｅＶの条件でｐ型半導体基板１中に選
択的に導入する。次に、例えばＮ2 雰囲気中で１０００
〜１１００℃の熱拡散処理を約６０分間行い、ｐ型半導
体基板１中に選択的にｎ型ウェル３およびｐ型ウェル４
を形成する。
ついて図２乃至図６を参照して以下に説明する。この実
施例はＣＭＯＳトランジスタとバイポーラトランジスタ
を同一基板上に形成したＢｉＣＭＯＳデバイスに適用し
た例であり、コレクタ引き出し電極とゲート電極を同一
層の多結晶シリコンにより形成したものである。まず、
ｐ型半導体基板１の主面上の全面に酸化膜２を１０〜５
０ｎｍの膜厚に形成した後、フォトレジストをマスクに
イオン注入法によりボロンを、注入量：１０12〜１０13
ｃｍ-2、加速エネルギー：１５０〜３００ｋｅＶの条件
でｐ型半導体基板１中に選択的にイオン注入する。次
に、フォトレジストをマスクにイオン注入法によりリン
を、注入量：１０12〜１０13ｃｍ-2、加速エネルギー：
３００〜９００ｋｅＶの条件でｐ型半導体基板１中に選
択的に導入する。次に、例えばＮ2 雰囲気中で１０００
〜１１００℃の熱拡散処理を約６０分間行い、ｐ型半導
体基板１中に選択的にｎ型ウェル３およびｐ型ウェル４
を形成する。
【００２０】次に、ｐ型半導体基板１の主面上の酸化膜
２上に窒化膜（図示なし）を１００〜１５０ｎｍの膜厚
に形成する。次に、公知のフォトエッチング技術を用い
て前記窒化膜をトランジスタ形成領域に選択的に残す。
次に、この窒化膜を耐酸化マスクとしてｐ型半導体基板
１の主面を熱酸化することにより、フィールド酸化膜５
を４００〜６００ｎｍの膜厚に形成する。その後、耐酸
化マスクを除去する〔図２（ａ）〕。
２上に窒化膜（図示なし）を１００〜１５０ｎｍの膜厚
に形成する。次に、公知のフォトエッチング技術を用い
て前記窒化膜をトランジスタ形成領域に選択的に残す。
次に、この窒化膜を耐酸化マスクとしてｐ型半導体基板
１の主面を熱酸化することにより、フィールド酸化膜５
を４００〜６００ｎｍの膜厚に形成する。その後、耐酸
化マスクを除去する〔図２（ａ）〕。
【００２１】次に、半導体基板１の主面上の全面に窒化
膜６を５０〜１００ｎｍの膜厚に形成し、公知のフォト
エッチング技術を用いて窒化膜６および酸化膜２を選択
的に除去した後、更に、半導体基板１をエッチングして
溝７を形成する。この溝エッチングはＣｌ2 ／Ａｒ／Ｈ
ｅの混合ガスを用いたＲＩＥ（Reactive Ion Etching）
により行う。次に、窒化膜６を耐酸化マスクとして溝の
内壁を２０〜５０ｎｍ熱酸化して酸化膜８を形成する
〔図２（ｂ）〕。次に、図２（ｃ）に示すように、基板
表面全面に公知のＣＶＤ（Chemical Vapor Deposition
）技術を用いて絶縁膜、例えば酸化膜９を堆積する。
膜６を５０〜１００ｎｍの膜厚に形成し、公知のフォト
エッチング技術を用いて窒化膜６および酸化膜２を選択
的に除去した後、更に、半導体基板１をエッチングして
溝７を形成する。この溝エッチングはＣｌ2 ／Ａｒ／Ｈ
ｅの混合ガスを用いたＲＩＥ（Reactive Ion Etching）
により行う。次に、窒化膜６を耐酸化マスクとして溝の
内壁を２０〜５０ｎｍ熱酸化して酸化膜８を形成する
〔図２（ｂ）〕。次に、図２（ｃ）に示すように、基板
表面全面に公知のＣＶＤ（Chemical Vapor Deposition
）技術を用いて絶縁膜、例えば酸化膜９を堆積する。
【００２２】次に、ＲＩＥ等の異方性エッチングを半導
体基板全面に行い、溝７内にのみ酸化膜９を残す〔図３
（ａ）〕。このエッチングでは窒化膜６との選択比を４
０〜５０と大きくとることのできる条件（酸化膜のエッ
チング速度が窒化膜のそれよりも４０〜５０倍速い条
件）が望ましい。例えばＣＯとＣＨＦ3 を混合したガス
を用いたＲＩＥはこの条件を満たしており、このエッチ
ングにより溝内にのみ容易に酸化膜９を残すことができ
る。次に、熱リン酸を用いて窒化膜６を除去し、フォト
リソグラフィ法によりバイポーラトランジスタ形成領域
に開口を有するフォトレジスト膜（図示なし）を形成す
る。そして、このフォトレジスト膜をマスクとして、リ
ンを、加速エネルギー：１ＭｅＶ、注入量：１×１０14
ｃｍ-2の条件で導入してｎ+ 型埋込層１０を形成し、続
いて前記フォトレジスト膜をマスクとして、リンを、加
速エネルギー：４００ｋｅＶ、注入量：１×１０13ｃｍ
-2の条件でイオン注入してバイポーラ用ｎ型ウェル１１
を形成する〔図３（ｂ）〕。
体基板全面に行い、溝７内にのみ酸化膜９を残す〔図３
（ａ）〕。このエッチングでは窒化膜６との選択比を４
０〜５０と大きくとることのできる条件（酸化膜のエッ
チング速度が窒化膜のそれよりも４０〜５０倍速い条
件）が望ましい。例えばＣＯとＣＨＦ3 を混合したガス
を用いたＲＩＥはこの条件を満たしており、このエッチ
ングにより溝内にのみ容易に酸化膜９を残すことができ
る。次に、熱リン酸を用いて窒化膜６を除去し、フォト
リソグラフィ法によりバイポーラトランジスタ形成領域
に開口を有するフォトレジスト膜（図示なし）を形成す
る。そして、このフォトレジスト膜をマスクとして、リ
ンを、加速エネルギー：１ＭｅＶ、注入量：１×１０14
ｃｍ-2の条件で導入してｎ+ 型埋込層１０を形成し、続
いて前記フォトレジスト膜をマスクとして、リンを、加
速エネルギー：４００ｋｅＶ、注入量：１×１０13ｃｍ
-2の条件でイオン注入してバイポーラ用ｎ型ウェル１１
を形成する〔図３（ｂ）〕。
【００２３】次に、ｐＭＯＳ形成領域１２のｎ型ウェル
３およびｎＭＯＳ領域１３のｐ型ウェル４にそれぞれし
きい値電圧調整用の不純物例えばリンまたはボロンをイ
オン注入法で導入する。次に、前記ウェル３、４上の酸
化膜２を除去し、ウェル表面を露出させる。次に、露出
させたウェル上に例えば８００〜９００℃のスチーム酸
化法で膜厚５〜１０ｎｍのゲート酸化膜１５を形成す
る。このとき同時にバイポーラ形成領域１４の露出した
基板上にもゲート酸化膜１５が形成される〔図３
（ｃ）〕。
３およびｎＭＯＳ領域１３のｐ型ウェル４にそれぞれし
きい値電圧調整用の不純物例えばリンまたはボロンをイ
オン注入法で導入する。次に、前記ウェル３、４上の酸
化膜２を除去し、ウェル表面を露出させる。次に、露出
させたウェル上に例えば８００〜９００℃のスチーム酸
化法で膜厚５〜１０ｎｍのゲート酸化膜１５を形成す
る。このとき同時にバイポーラ形成領域１４の露出した
基板上にもゲート酸化膜１５が形成される〔図３
（ｃ）〕。
【００２４】次に、フォトエッチング技術によりバイポ
ーラ形成領域１４のゲート酸化膜１５の一部を除去して
ｎ型ウェル１１の表面を露出させた後、再びフォトエッ
チング技術で絶縁膜９の内側部分をエッチングしてｎ+
型埋込層１０に到達する接続孔１６を形成する〔図４
（ａ）〕。このエッチングは、例えばＲＩＥ等の異方性
エッチングで行う。接続孔１６は溝側面のみでなくトラ
ンジスタ面積を増大させない範囲（０．１〜０．２μｍ
程度）でｎ型ウェル１１部に食い込むように形成するこ
とにより、接続孔１６を形成する際のフォトマスク目合
わせ工程において多少のずれがあっても溝側面部に接続
孔ができなくなることを防止して後に形成するコレクタ
引き出し電極がより確実にｎ+ 型埋込層１０に接続され
るようにすることができる。
ーラ形成領域１４のゲート酸化膜１５の一部を除去して
ｎ型ウェル１１の表面を露出させた後、再びフォトエッ
チング技術で絶縁膜９の内側部分をエッチングしてｎ+
型埋込層１０に到達する接続孔１６を形成する〔図４
（ａ）〕。このエッチングは、例えばＲＩＥ等の異方性
エッチングで行う。接続孔１６は溝側面のみでなくトラ
ンジスタ面積を増大させない範囲（０．１〜０．２μｍ
程度）でｎ型ウェル１１部に食い込むように形成するこ
とにより、接続孔１６を形成する際のフォトマスク目合
わせ工程において多少のずれがあっても溝側面部に接続
孔ができなくなることを防止して後に形成するコレクタ
引き出し電極がより確実にｎ+ 型埋込層１０に接続され
るようにすることができる。
【００２５】次に、接続孔１６を含む半導体基板全面に
多結晶シリコン膜１７を形成する。この多結晶シリコン
膜１７は、例えばＣＶＤ法で厚さ２００ｎｍ堆積した
後、ｎ型不純物、例えばリンを、加速エネルギー：３０
ｋｅＶ、注入量：１×１０16ｃｍ-2の条件でイオン注入
して形成する。また、多結晶シリコン膜の成膜時に不純
物を導入するようにしてもよい。次に、前記多結晶シリ
コン膜１７上全面に、例えばＣＶＤ法により酸化膜また
は窒化膜を膜厚２００ｎｍ程度に堆積して層間膜１８を
形成する〔図４（ｂ）〕。
多結晶シリコン膜１７を形成する。この多結晶シリコン
膜１７は、例えばＣＶＤ法で厚さ２００ｎｍ堆積した
後、ｎ型不純物、例えばリンを、加速エネルギー：３０
ｋｅＶ、注入量：１×１０16ｃｍ-2の条件でイオン注入
して形成する。また、多結晶シリコン膜の成膜時に不純
物を導入するようにしてもよい。次に、前記多結晶シリ
コン膜１７上全面に、例えばＣＶＤ法により酸化膜また
は窒化膜を膜厚２００ｎｍ程度に堆積して層間膜１８を
形成する〔図４（ｂ）〕。
【００２６】次に、層間膜１８および多結晶シリコン膜
１７をフォトエッチング技術で順次エッチングして、コ
レクタ引き出し電極１９およびＭＯＳ部のゲート電極２
０を形成する。前記多結晶シリコン膜１７はシリサイド
膜との複合膜のポリサイド膜であってもよい。次に、ベ
ース形成領域においてイオン注入法でバイポーラ用ｎ型
ウェル１１の表面に、選択的にｐ型不純物、例えばボロ
ンを、注入量：５×１０13ｃｍ-2、加速エネルギー：２
０ｋｅＶの条件でイオン注入することにより真性ベース
領域２１を形成する。これにより、多結晶シリコン膜か
らなるコレクタ引き出し電極１９に自己整合的に真性ベ
ース領域２１が形成される〔図４（ｃ）〕。
１７をフォトエッチング技術で順次エッチングして、コ
レクタ引き出し電極１９およびＭＯＳ部のゲート電極２
０を形成する。前記多結晶シリコン膜１７はシリサイド
膜との複合膜のポリサイド膜であってもよい。次に、ベ
ース形成領域においてイオン注入法でバイポーラ用ｎ型
ウェル１１の表面に、選択的にｐ型不純物、例えばボロ
ンを、注入量：５×１０13ｃｍ-2、加速エネルギー：２
０ｋｅＶの条件でイオン注入することにより真性ベース
領域２１を形成する。これにより、多結晶シリコン膜か
らなるコレクタ引き出し電極１９に自己整合的に真性ベ
ース領域２１が形成される〔図４（ｃ）〕。
【００２７】次に、半導体基板１上全面に例えばＣＶＤ
法により酸化膜または窒化膜からなる絶縁膜を堆積し、
ＲＩＥ等の異方性エッチングを行ってコレクタ引き出し
電極１９およびゲート電極２０の側面にサイドウォール
２２を形成する。次に、酸化膜２３を１０〜２０ｎｍの
膜厚に形成した後、フォトレジスト膜をマスクとして、
ヒ素を、加速エネルギー：５０ｋｅＶ、注入量：５×１
０15ｃｍ-2の条件でイオン注入してｎＭＯＳトランジス
タのソース・ドレイン領域２４を形成する。次に、さら
にフォトレジスト膜をマスクとして、ＢＦ2 を、注入
量：５×１０15ｃｍ-2、加速エネルギー：５０ｋｅＶの
条件でイオン注入してｐＭＯＳトランジスタのソース・
ドレイン領域２５を形成する〔図５（ａ）〕。なお、ゲ
ート電極２０側面にサイドウォール２２を形成する前
に、注入量：１×１０13ｃｍ-2〜５×１０13ｃｍ-2程度
のソース・ドレイン領域２４、２５と同じ不純物をそれ
ぞれの領域に導入してＬＤＤ構造のトランジスタを形成
してもよい。また、真性ベース領域２１を形成するため
のイオン注入は、サイドウォール２２の形成後に行って
もよい。このようにしてもボロンとリンの拡散係数の違
いにより、真性ベース領域からエミッタ拡散層がはみ出
すことはない。
法により酸化膜または窒化膜からなる絶縁膜を堆積し、
ＲＩＥ等の異方性エッチングを行ってコレクタ引き出し
電極１９およびゲート電極２０の側面にサイドウォール
２２を形成する。次に、酸化膜２３を１０〜２０ｎｍの
膜厚に形成した後、フォトレジスト膜をマスクとして、
ヒ素を、加速エネルギー：５０ｋｅＶ、注入量：５×１
０15ｃｍ-2の条件でイオン注入してｎＭＯＳトランジス
タのソース・ドレイン領域２４を形成する。次に、さら
にフォトレジスト膜をマスクとして、ＢＦ2 を、注入
量：５×１０15ｃｍ-2、加速エネルギー：５０ｋｅＶの
条件でイオン注入してｐＭＯＳトランジスタのソース・
ドレイン領域２５を形成する〔図５（ａ）〕。なお、ゲ
ート電極２０側面にサイドウォール２２を形成する前
に、注入量：１×１０13ｃｍ-2〜５×１０13ｃｍ-2程度
のソース・ドレイン領域２４、２５と同じ不純物をそれ
ぞれの領域に導入してＬＤＤ構造のトランジスタを形成
してもよい。また、真性ベース領域２１を形成するため
のイオン注入は、サイドウォール２２の形成後に行って
もよい。このようにしてもボロンとリンの拡散係数の違
いにより、真性ベース領域からエミッタ拡散層がはみ出
すことはない。
【００２８】次に、半導体基板１上全面に例えばＣＶＤ
法により酸化膜２６を厚さ１５０ｎｍに堆積した後、Ｎ
2 雰囲気中、９００〜８５０℃で、約３０分のアニール
を行い、イオン注入により形成したソース・ドレイン領
域、真性ベース領域の不純物の活性化およびイオン注入
によるダメージの回復を行い、さらに、コレクタ引き出
し電極１９からバイポーラ用ｎ型ウェル領域１０へのリ
ン拡散を行いコレクタ拡散層２７を形成する。この工程
により、真性ベース領域の接合深さは１００〜１５０ｎ
ｍ程度に形成される〔図５（ｂ）〕。次に、フォトリソ
グラフィ法により、バイポーラ形成領域上に開口を有す
るフォトレジスト膜２８を形成し、ＲＩＥ等の異方性エ
ッチングを用いて酸化膜２６をエッチバックしてエミッ
タ窓側面にサイドウォール２６ａを形成する。このサイ
ドウォール２６ａは前記サイドウォール２２の外側に設
けられる〔図５（ｃ）〕。
法により酸化膜２６を厚さ１５０ｎｍに堆積した後、Ｎ
2 雰囲気中、９００〜８５０℃で、約３０分のアニール
を行い、イオン注入により形成したソース・ドレイン領
域、真性ベース領域の不純物の活性化およびイオン注入
によるダメージの回復を行い、さらに、コレクタ引き出
し電極１９からバイポーラ用ｎ型ウェル領域１０へのリ
ン拡散を行いコレクタ拡散層２７を形成する。この工程
により、真性ベース領域の接合深さは１００〜１５０ｎ
ｍ程度に形成される〔図５（ｂ）〕。次に、フォトリソ
グラフィ法により、バイポーラ形成領域上に開口を有す
るフォトレジスト膜２８を形成し、ＲＩＥ等の異方性エ
ッチングを用いて酸化膜２６をエッチバックしてエミッ
タ窓側面にサイドウォール２６ａを形成する。このサイ
ドウォール２６ａは前記サイドウォール２２の外側に設
けられる〔図５（ｃ）〕。
【００２９】次に、半導体基板１上全面に多結晶シリコ
ン膜を形成する。この多結晶シリコン膜は、例えばＣＶ
Ｄ法により多結晶シリコンを厚さ２００ｎｍに堆積した
後、ｎ型不純物、例えばヒ素を、加速エネルギー：７０
ｋｅＶ、注入量：１×１０16ｃｍ-2程度イオン注入する
ことにより形成される。続いて、多結晶シリコン膜上全
面に酸化膜等からなる層間膜３０を形成した後、フォト
エッチング技術を用いて層間膜３０および多結晶シリコ
ン膜をパターニングして、エミッタ引き出し電極２９を
形成する〔図６（ａ）〕。この時の多結晶シリコンのエ
ッチング条件は、例えばＳｉＣｌ4 ：１５ｓｃｃｍ、Ｓ
Ｆ6 ：５ｓｃｃｍ、Ｎ2 ：５ｓｃｃｍ、パワー：５００
Ｗである。
ン膜を形成する。この多結晶シリコン膜は、例えばＣＶ
Ｄ法により多結晶シリコンを厚さ２００ｎｍに堆積した
後、ｎ型不純物、例えばヒ素を、加速エネルギー：７０
ｋｅＶ、注入量：１×１０16ｃｍ-2程度イオン注入する
ことにより形成される。続いて、多結晶シリコン膜上全
面に酸化膜等からなる層間膜３０を形成した後、フォト
エッチング技術を用いて層間膜３０および多結晶シリコ
ン膜をパターニングして、エミッタ引き出し電極２９を
形成する〔図６（ａ）〕。この時の多結晶シリコンのエ
ッチング条件は、例えばＳｉＣｌ4 ：１５ｓｃｃｍ、Ｓ
Ｆ6 ：５ｓｃｃｍ、Ｎ2 ：５ｓｃｃｍ、パワー：５００
Ｗである。
【００３０】次に、半導体基板１上全面に例えばＣＶＤ
法により酸化膜または窒化膜を堆積し、ＲＩＥ等の異方
性エッチングを行ってサイドウォール３１を形成する。
次いで、半導体基板１上全面に多結晶シリコン膜を例え
ばＣＶＤ法で厚さ２００ｎｍ堆積し、これに例えばＢＦ
2 を、注入量：５×１０15ｃｍ-2、加速エネルギー：５
０ｋｅＶの条件でイオン注入した後、フォトエッチング
技術を用いてこの多結晶シリコン膜をパターニングし
て、ベース引き出し用電極３２を形成する。この時のエ
ッチング条件は、例えばＳｉＣｌ4 ：１５ｓｃｃｍ、Ｓ
Ｆ6 ：５ｓｃｃｍ、Ｎ2 ：５ｓｃｃｍ、パワー：５００
Ｗである。
法により酸化膜または窒化膜を堆積し、ＲＩＥ等の異方
性エッチングを行ってサイドウォール３１を形成する。
次いで、半導体基板１上全面に多結晶シリコン膜を例え
ばＣＶＤ法で厚さ２００ｎｍ堆積し、これに例えばＢＦ
2 を、注入量：５×１０15ｃｍ-2、加速エネルギー：５
０ｋｅＶの条件でイオン注入した後、フォトエッチング
技術を用いてこの多結晶シリコン膜をパターニングし
て、ベース引き出し用電極３２を形成する。この時のエ
ッチング条件は、例えばＳｉＣｌ4 ：１５ｓｃｃｍ、Ｓ
Ｆ6 ：５ｓｃｃｍ、Ｎ2 ：５ｓｃｃｍ、パワー：５００
Ｗである。
【００３１】次に、例えば９００〜８５０℃程度の温度
で約２０分程度の熱処理を施して、引き出し電極２９、
３２に含まれる不純物をそれぞれ拡散してエミッタ拡散
層３３、グラフトベース領域３４を形成する〔図６
（ｂ）〕。次に、前記半導体基板１の主面全面に、層間
絶縁膜３５を形成する。この層間絶縁膜３５は、例えば
酸化膜、ＢＰＳＧ膜を順次積層した２層構造の積層膜で
構成する。次に、フォトエッチング技術を用いて層間絶
縁膜３５にコレクタ引き出し電極１９、ベース引き出し
電極３２、エミッタ引き出し電極２９およびＭＯＳ部の
ソース・ドレイン領域２４、２５のそれぞれに達するコ
ンタクト孔３６を形成する。次に、アルミニウム合金を
例えばスパッタリング法で堆積しこれをパターニングし
て電極配線３７を形成する〔図６（ｃ）〕。
で約２０分程度の熱処理を施して、引き出し電極２９、
３２に含まれる不純物をそれぞれ拡散してエミッタ拡散
層３３、グラフトベース領域３４を形成する〔図６
（ｂ）〕。次に、前記半導体基板１の主面全面に、層間
絶縁膜３５を形成する。この層間絶縁膜３５は、例えば
酸化膜、ＢＰＳＧ膜を順次積層した２層構造の積層膜で
構成する。次に、フォトエッチング技術を用いて層間絶
縁膜３５にコレクタ引き出し電極１９、ベース引き出し
電極３２、エミッタ引き出し電極２９およびＭＯＳ部の
ソース・ドレイン領域２４、２５のそれぞれに達するコ
ンタクト孔３６を形成する。次に、アルミニウム合金を
例えばスパッタリング法で堆積しこれをパターニングし
て電極配線３７を形成する〔図６（ｃ）〕。
【００３２】本発明の実施例によれば、コレクタ引き出
し電極が、コレクタ形成領域を取り囲むように形成され
た溝の内壁全周に接するようにかつｎ+ 型埋込層に接す
るように溝を埋設して形成されているので、コレクタ直
列抵抗を低減化することができる。図７は、本発明の実
施例および従来例のコレクタ直列抵抗の値をプロットし
た図であって、同図に示されるように、本発明によれ
ば、コレクタ直列抵抗を第１の従来例の場合の約１／１
０、第２の従来例の場合の約１／４に改善することがで
きる。高エネルギーのイオン注入により、コレクタ領域
となる埋込層、ウェルを形成する場合、前述のように結
晶欠陥発生を抑制するため、イオン注入量をあまり高く
できないが、この場合であっても、ｎ+ 型埋込層を囲ん
で高濃度のコレクタ拡散層２７を形成することによりコ
レクタ電流路を広くして、コレクタ抵抗を低減すること
ができる。
し電極が、コレクタ形成領域を取り囲むように形成され
た溝の内壁全周に接するようにかつｎ+ 型埋込層に接す
るように溝を埋設して形成されているので、コレクタ直
列抵抗を低減化することができる。図７は、本発明の実
施例および従来例のコレクタ直列抵抗の値をプロットし
た図であって、同図に示されるように、本発明によれ
ば、コレクタ直列抵抗を第１の従来例の場合の約１／１
０、第２の従来例の場合の約１／４に改善することがで
きる。高エネルギーのイオン注入により、コレクタ領域
となる埋込層、ウェルを形成する場合、前述のように結
晶欠陥発生を抑制するため、イオン注入量をあまり高く
できないが、この場合であっても、ｎ+ 型埋込層を囲ん
で高濃度のコレクタ拡散層２７を形成することによりコ
レクタ電流路を広くして、コレクタ抵抗を低減すること
ができる。
【００３３】本発明の実施例においては、、コレクタ引
き出し部とトランジスタ分離領域を兼用することがで
き、また、ベース領域およびエミッタ引き出し電極をコ
レクタ引き出し電極に対して自己整合的に形成すること
ができ、さらに図１と図１３の平面図を比較して明らか
なように、ｎ型不純物の横方向拡散も最小限に抑えられ
るので、トランジスタ面積を従来よりも約２０〜３０％
縮小できる。より具体的に説明すると、本発明の実施例
においてはコレクタ拡散層２７の接合深さ（コレクタ引
き出し電極１９からの距離）は約０．３〜０．５μｍと
なる。一方、第１の従来例では基板表面から不純物拡散
を行うため接合深さが１．５μｍ（埋込層までの深さが
１．５μｍ）の場合には不純物の横方向拡散距離が１．
２〜０．９μｍとなる。従って、本発明を用いれば従来
よりもベース・エミッタ間の平面方向距離を０．８〜
０．４μｍ近づけることができる。
き出し部とトランジスタ分離領域を兼用することがで
き、また、ベース領域およびエミッタ引き出し電極をコ
レクタ引き出し電極に対して自己整合的に形成すること
ができ、さらに図１と図１３の平面図を比較して明らか
なように、ｎ型不純物の横方向拡散も最小限に抑えられ
るので、トランジスタ面積を従来よりも約２０〜３０％
縮小できる。より具体的に説明すると、本発明の実施例
においてはコレクタ拡散層２７の接合深さ（コレクタ引
き出し電極１９からの距離）は約０．３〜０．５μｍと
なる。一方、第１の従来例では基板表面から不純物拡散
を行うため接合深さが１．５μｍ（埋込層までの深さが
１．５μｍ）の場合には不純物の横方向拡散距離が１．
２〜０．９μｍとなる。従って、本発明を用いれば従来
よりもベース・エミッタ間の平面方向距離を０．８〜
０．４μｍ近づけることができる。
【００３４】また、この実施例の製造方法ではＢｉＣＭ
ＯＳデバイスにおいて、コレクタ引き出し電極とゲート
電極を共用しており別々の電極層を用いるよりも製造工
程を削減することができる。この削減工程数は電極層堆
積、電極層への不純物導入、電極層のパターニングを含
む１０〜１５工程になる。
ＯＳデバイスにおいて、コレクタ引き出し電極とゲート
電極を共用しており別々の電極層を用いるよりも製造工
程を削減することができる。この削減工程数は電極層堆
積、電極層への不純物導入、電極層のパターニングを含
む１０〜１５工程になる。
【００３５】［第２の実施例］次に、本発明の第２の実
施例についてその工程順断面図である図８乃至図１２を
参照して説明する。第１の実施例と異なる点は、第１
に、ＳＯＩ基板を用い、バイポーラトランジスタを薄膜
ＳＯＩＭＯＳトランジスタとともに形成した点であり、
第２に、コレクタ引き出し電極を溝の底に到達するよう
に深く形成した点である。
施例についてその工程順断面図である図８乃至図１２を
参照して説明する。第１の実施例と異なる点は、第１
に、ＳＯＩ基板を用い、バイポーラトランジスタを薄膜
ＳＯＩＭＯＳトランジスタとともに形成した点であり、
第２に、コレクタ引き出し電極を溝の底に到達するよう
に深く形成した点である。
【００３６】まず、ｐ型半導体基板１０１、埋込酸化膜
１０２、半導体層１０３からなるＳＯＩ基板の主面上の
全面にＣＶＤ法または熱酸化法により酸化膜１０４を膜
厚２０〜５０ｎｍに形成する。なお、埋込酸化膜１０２
は通常３００〜５００ｎｍ、半導体層１０３は５０〜１
５０ｎｍ程度である。次に、公知のフォトエッチング技
術を用いて酸化膜１０４を選択的にエッチングした後、
更に半導体層１０３、埋込酸化膜１０２を順次エッチン
グし、バイポーラトランジスタ形成領域の半導体基板１
０１の表面を露出させる〔図８（ａ）〕。次に、例えば
８００〜９００℃のスチーム熱酸化により膜厚２０〜５
０ｎｍの酸化膜１０５を基板表面および半導体層１０３
の側面に形成した後、全面に膜厚５０〜１００ｎｍの窒
化膜１０６を公知のＣＶＤ技術を用いて形成する〔図８
（ｂ）〕。
１０２、半導体層１０３からなるＳＯＩ基板の主面上の
全面にＣＶＤ法または熱酸化法により酸化膜１０４を膜
厚２０〜５０ｎｍに形成する。なお、埋込酸化膜１０２
は通常３００〜５００ｎｍ、半導体層１０３は５０〜１
５０ｎｍ程度である。次に、公知のフォトエッチング技
術を用いて酸化膜１０４を選択的にエッチングした後、
更に半導体層１０３、埋込酸化膜１０２を順次エッチン
グし、バイポーラトランジスタ形成領域の半導体基板１
０１の表面を露出させる〔図８（ａ）〕。次に、例えば
８００〜９００℃のスチーム熱酸化により膜厚２０〜５
０ｎｍの酸化膜１０５を基板表面および半導体層１０３
の側面に形成した後、全面に膜厚５０〜１００ｎｍの窒
化膜１０６を公知のＣＶＤ技術を用いて形成する〔図８
（ｂ）〕。
【００３７】次に、フォトリソグラフィ技術を用いて、
フォトレジスト膜１０７を形成し、これをマスクとし
て、窒化膜１０６、酸化膜１０５を順次選択的にエッチ
ングした後、更にｐ型半導体基板１０１をエッチングし
てバイポーラトランジスタを形成する領域を囲む溝１０
８を形成する〔図８（ｃ）〕。このときフォトレジスト
膜１０７の一端（溝１０８の外側に位置する端部）が、
所望の溝パターンの外側に位置していても、ｐ型半導体
基板１０１をエッチングする際に酸化膜とのエッチング
選択比があるため、埋込酸化膜１０２でエッチングがス
トップし半導体基板１０１中に形成される溝１０８の幅
が広がることはない。なお、溝のエッチング条件は、例
えばＳｉＣｌ4 ：１５ｓｃｃｍ、ＳＦ6 ：５ｓｃｃｍ、
Ｎ2 ：５ｓｃｃｍ、パワー：５００Ｗである。また、Ｃ
ｌ2 ／Ａｒ／Ｈｅの混合ガスを用いてもよい。
フォトレジスト膜１０７を形成し、これをマスクとし
て、窒化膜１０６、酸化膜１０５を順次選択的にエッチ
ングした後、更にｐ型半導体基板１０１をエッチングし
てバイポーラトランジスタを形成する領域を囲む溝１０
８を形成する〔図８（ｃ）〕。このときフォトレジスト
膜１０７の一端（溝１０８の外側に位置する端部）が、
所望の溝パターンの外側に位置していても、ｐ型半導体
基板１０１をエッチングする際に酸化膜とのエッチング
選択比があるため、埋込酸化膜１０２でエッチングがス
トップし半導体基板１０１中に形成される溝１０８の幅
が広がることはない。なお、溝のエッチング条件は、例
えばＳｉＣｌ4 ：１５ｓｃｃｍ、ＳＦ6 ：５ｓｃｃｍ、
Ｎ2 ：５ｓｃｃｍ、パワー：５００Ｗである。また、Ｃ
ｌ2 ／Ａｒ／Ｈｅの混合ガスを用いてもよい。
【００３８】次に、窒化膜１０６を耐酸化マスクとし
て、例えば８００〜９００℃のスチーム熱酸化を行って
膜厚２０〜５０ｎｍの酸化膜１０９を溝側壁および底面
部に形成する〔図９（ａ）〕。次に、全面に公知のＣＶ
Ｄ技術を用いて酸化膜１１０を３００〜５００ｎｍの膜
厚に堆積する。次に、ＲＩＥ等の異方性エッチングを行
い、溝１０８内部を埋設しつつ、埋込酸化膜１０２側壁
部にも接するように酸化膜１１０を残す〔図９
（ｂ）〕。このエッチングでは窒化膜との選択比を大き
くとることのできる条件、例えばＣＯとＣＨＦ3 を混合
したガスを用いることにより、半導体層１０３を膜減り
させずに溝部にのみ酸化膜１１０を残すことができる。
て、例えば８００〜９００℃のスチーム熱酸化を行って
膜厚２０〜５０ｎｍの酸化膜１０９を溝側壁および底面
部に形成する〔図９（ａ）〕。次に、全面に公知のＣＶ
Ｄ技術を用いて酸化膜１１０を３００〜５００ｎｍの膜
厚に堆積する。次に、ＲＩＥ等の異方性エッチングを行
い、溝１０８内部を埋設しつつ、埋込酸化膜１０２側壁
部にも接するように酸化膜１１０を残す〔図９
（ｂ）〕。このエッチングでは窒化膜との選択比を大き
くとることのできる条件、例えばＣＯとＣＨＦ3 を混合
したガスを用いることにより、半導体層１０３を膜減り
させずに溝部にのみ酸化膜１１０を残すことができる。
【００３９】次に、熱リン酸を用いて窒化膜１０６を除
去する。次いで、バイポーラトランジスタ形成領域１１
１において、高エネルギーでｎ型不純物をイオン注入し
て、ｎ+ 型埋込層１１２とバイポーラ用ｎ型ウェル層１
１３を形成する。このイオン注入は、同一のフォトレジ
スト膜をマスクとして、例えばリンを、加速エネルギ
ー：１ＭｅＶ、注入量：１×１０14ｃｍ-2の条件で、次
いで、例えばリンを、加速エネルギー：４００ｋｅＶ、
注入量：１×１０13ｃｍ-2の条件で行う。次に、公知の
フォトエッチング技術を用いて酸化膜１０４および半導
体層１０３を選択的に除去して、ＳＯＩ基板のＭＯＳト
ランジスタ領域の半導体層１０３を島状に残す〔図９
（ｃ）〕。なお、窒化膜を耐酸化マスクとして半導体層
１０３を選択的に熱酸化してフィールド酸化膜を形成す
る公知のＬＯＣＯＳ分離法を用いてＭＯＳトランジスタ
間を分離することもできる。
去する。次いで、バイポーラトランジスタ形成領域１１
１において、高エネルギーでｎ型不純物をイオン注入し
て、ｎ+ 型埋込層１１２とバイポーラ用ｎ型ウェル層１
１３を形成する。このイオン注入は、同一のフォトレジ
スト膜をマスクとして、例えばリンを、加速エネルギ
ー：１ＭｅＶ、注入量：１×１０14ｃｍ-2の条件で、次
いで、例えばリンを、加速エネルギー：４００ｋｅＶ、
注入量：１×１０13ｃｍ-2の条件で行う。次に、公知の
フォトエッチング技術を用いて酸化膜１０４および半導
体層１０３を選択的に除去して、ＳＯＩ基板のＭＯＳト
ランジスタ領域の半導体層１０３を島状に残す〔図９
（ｃ）〕。なお、窒化膜を耐酸化マスクとして半導体層
１０３を選択的に熱酸化してフィールド酸化膜を形成す
る公知のＬＯＣＯＳ分離法を用いてＭＯＳトランジスタ
間を分離することもできる。
【００４０】次に、ｐＭＯＳ形成領域１１４およびｎＭ
ＯＳ領域１１５の島状の半導体層１０３にそれぞれ不純
物例えばリンまたはボロンをイオン注入法で導入し、し
きい値電圧を調整する。次に、半導体層１０３上の酸化
膜１０４を除去して表面を露出させた後、例えば８００
〜９００℃のスチーム熱酸化を行って、半導体層１０３
の表面および側面に膜厚５〜１０ｎｍのゲート酸化膜１
１６を形成する。このとき、バイポーラ形成領域１１１
においても、ｎ型ウェル１１３上にゲート酸化膜１１６
が形成される〔図１０（ａ）〕。
ＯＳ領域１１５の島状の半導体層１０３にそれぞれ不純
物例えばリンまたはボロンをイオン注入法で導入し、し
きい値電圧を調整する。次に、半導体層１０３上の酸化
膜１０４を除去して表面を露出させた後、例えば８００
〜９００℃のスチーム熱酸化を行って、半導体層１０３
の表面および側面に膜厚５〜１０ｎｍのゲート酸化膜１
１６を形成する。このとき、バイポーラ形成領域１１１
においても、ｎ型ウェル１１３上にゲート酸化膜１１６
が形成される〔図１０（ａ）〕。
【００４１】次に、溝１０８内に埋め込んだ酸化膜１１
０をフォトリソグラフィ技術およびＲＩＥ等の異方性エ
ッチングにより選択的に除去して、溝１０８の底面に到
達する接続孔１１７を形成する〔図１０（ｂ）〕。次
に、ＣＶＤ法により厚さ２００ｎｍの多結晶シリコン膜
を堆積し、ｎ型不純物、例えばリンを、加速エネルギ
ー：３０ｋｅＶ、注入量：１×１０16ｃｍ-2の条件でイ
オン注入する。また、多結晶シリコン膜の成膜時に不純
物を導入するようにしてもよい。次に、この多結晶シリ
コン膜上全面に例えばＣＶＤ法により酸化膜または窒化
膜を堆積して層間膜１１８を形成する。次に、層間膜１
１８および多結晶シリコン膜をフォトリソグラフィ技術
およびドライエッチング法によりパターニングして、コ
レクタ引き出し電極１１９およびＭＯＳ部のゲート電極
１２０を形成する。この電極形成用の多結晶シリコン膜
は、シリサイド膜との複合膜のポリサイド膜であっても
よい。
０をフォトリソグラフィ技術およびＲＩＥ等の異方性エ
ッチングにより選択的に除去して、溝１０８の底面に到
達する接続孔１１７を形成する〔図１０（ｂ）〕。次
に、ＣＶＤ法により厚さ２００ｎｍの多結晶シリコン膜
を堆積し、ｎ型不純物、例えばリンを、加速エネルギ
ー：３０ｋｅＶ、注入量：１×１０16ｃｍ-2の条件でイ
オン注入する。また、多結晶シリコン膜の成膜時に不純
物を導入するようにしてもよい。次に、この多結晶シリ
コン膜上全面に例えばＣＶＤ法により酸化膜または窒化
膜を堆積して層間膜１１８を形成する。次に、層間膜１
１８および多結晶シリコン膜をフォトリソグラフィ技術
およびドライエッチング法によりパターニングして、コ
レクタ引き出し電極１１９およびＭＯＳ部のゲート電極
１２０を形成する。この電極形成用の多結晶シリコン膜
は、シリサイド膜との複合膜のポリサイド膜であっても
よい。
【００４２】次に、バイポーラ形成領域においてイオン
注入法でバイポーラ用ｎ型ウェル領域１１３の主面部
に、選択的にｐ型不純物、例えばボロンを、注入量：５
×１０13ｃｍ-2、加速エネルギー：２０ｋｅＶの条件で
導入することにより真性ベース領域１２１を形成する。
これにより、真性ベース領域１２１は層間絶縁膜１１８
およびコレクタ引き出し電極１１９に対して自己整合的
に形成される〔図１０（ｃ）〕。
注入法でバイポーラ用ｎ型ウェル領域１１３の主面部
に、選択的にｐ型不純物、例えばボロンを、注入量：５
×１０13ｃｍ-2、加速エネルギー：２０ｋｅＶの条件で
導入することにより真性ベース領域１２１を形成する。
これにより、真性ベース領域１２１は層間絶縁膜１１８
およびコレクタ引き出し電極１１９に対して自己整合的
に形成される〔図１０（ｃ）〕。
【００４３】次に、半導体基板１０１上全面に例えばＣ
ＶＤ法により酸化膜を堆積し、これをＲＩＥ等の異方性
エッチングでエッチバックを行いコレクタ引き出し電極
およびゲート電極の側面にサイドウォール１２２を形成
する。次に、熱酸化法等により酸化膜１２３を１０〜２
０ｎｍの膜厚に形成する。なお、真性ベース領域１２１
を形成するためのイオン注入は、サイドウォール１２２
を形成した後であってもよい。
ＶＤ法により酸化膜を堆積し、これをＲＩＥ等の異方性
エッチングでエッチバックを行いコレクタ引き出し電極
およびゲート電極の側面にサイドウォール１２２を形成
する。次に、熱酸化法等により酸化膜１２３を１０〜２
０ｎｍの膜厚に形成する。なお、真性ベース領域１２１
を形成するためのイオン注入は、サイドウォール１２２
を形成した後であってもよい。
【００４４】この後、フォトレジスト膜をマスクとして
ｎＭＯＳ形成領域の半導体層にｎ型不純物、例えばヒ素
を、加速エネルギー：５０ｋｅＶ、注入量：５×１０15
ｃｍ-2の条件でイオン注入してｎＭＯＳトランジスタの
ソース・ドレイン領域１２４を形成する。次に、フォト
レジスト膜をマスクとしてｐＭＯＳ形成領域の半導体層
にｐ型不純物、例えばＢＦ2 を、注入量：５×１０15ｃ
ｍ-2、加速エネルギー：５０ｋｅＶの条件でイオン注入
してｐＭＯＳトランジスタのソース・ドレイン領域１２
５を形成する〔図１１（ａ）〕。なお、ゲート電極側面
にサイドウォール１２２を形成する前に、注入量：１×
１０13ｃｍ-2〜５×１０13ｃｍ-2程度のソース・ドレイ
ン領域とおなじ不純物をそれぞれの半導体層に導入して
トランジスタをＬＤＤ構造としてもよい。
ｎＭＯＳ形成領域の半導体層にｎ型不純物、例えばヒ素
を、加速エネルギー：５０ｋｅＶ、注入量：５×１０15
ｃｍ-2の条件でイオン注入してｎＭＯＳトランジスタの
ソース・ドレイン領域１２４を形成する。次に、フォト
レジスト膜をマスクとしてｐＭＯＳ形成領域の半導体層
にｐ型不純物、例えばＢＦ2 を、注入量：５×１０15ｃ
ｍ-2、加速エネルギー：５０ｋｅＶの条件でイオン注入
してｐＭＯＳトランジスタのソース・ドレイン領域１２
５を形成する〔図１１（ａ）〕。なお、ゲート電極側面
にサイドウォール１２２を形成する前に、注入量：１×
１０13ｃｍ-2〜５×１０13ｃｍ-2程度のソース・ドレイ
ン領域とおなじ不純物をそれぞれの半導体層に導入して
トランジスタをＬＤＤ構造としてもよい。
【００４５】次に、半導体基板１０１上全面に例えばＣ
ＶＤ法により酸化膜１２６を厚さ１５０ｎｍに堆積した
後、Ｎ2 雰囲気中、９００〜８５０℃で約３０分のアニ
ールを行い前記イオン注入により形成したソース・ドレ
イン領域１２４、１２５、真性ベース領域１２１の不純
物の活性化および注入ダメージの回復を行い、さらに、
コレクタ引き出し電極１１９からバイポーラ用ｎ型ウェ
ル領域１１３へのリン拡散を行いコレクタ拡散層１２７
を形成する。このとき、真性ベース領域１２１の接合深
さは１００〜１５０ｎｍ程度に形成される。続いて、フ
ォトリソグラフィ技術を用いて、真性ベース領域１２１
を含む領域上に開口を有するフォトレジスト膜を形成
し、ＲＩＥ等の異方性エッチングを用いてサイドウォー
ル１２２の外側に酸化膜１２６からなるサイドウォール
１２６ａを形成する〔図１１（ｂ）〕。
ＶＤ法により酸化膜１２６を厚さ１５０ｎｍに堆積した
後、Ｎ2 雰囲気中、９００〜８５０℃で約３０分のアニ
ールを行い前記イオン注入により形成したソース・ドレ
イン領域１２４、１２５、真性ベース領域１２１の不純
物の活性化および注入ダメージの回復を行い、さらに、
コレクタ引き出し電極１１９からバイポーラ用ｎ型ウェ
ル領域１１３へのリン拡散を行いコレクタ拡散層１２７
を形成する。このとき、真性ベース領域１２１の接合深
さは１００〜１５０ｎｍ程度に形成される。続いて、フ
ォトリソグラフィ技術を用いて、真性ベース領域１２１
を含む領域上に開口を有するフォトレジスト膜を形成
し、ＲＩＥ等の異方性エッチングを用いてサイドウォー
ル１２２の外側に酸化膜１２６からなるサイドウォール
１２６ａを形成する〔図１１（ｂ）〕。
【００４６】次に、半導体基板１０１上全面に例えばＣ
ＶＤ法により厚さ２００ｎｍに多結晶シリコン膜を堆積
した後、ｎ型不純物、例えばヒ素を、加速エネルギー：
７０ｋｅＶ、注入量：１×１０16ｃｍ-2の条件でイオン
注入する。次に、この多結晶シリコン膜上全面に層間膜
１３０を形成した後、フォトエッチング技術を用いて、
層間膜１３０および多結晶シリコン膜をパターニングし
てコレクタ引き出し電極開口部の側面に形成したサイド
ウォール１２６ａ、１２２に沿ってエミッタ引き出し電
極１２９を形成する。この時の多結晶シリコンのエッチ
ング条件は、例えばＳｉＣｌ4 ：１５ｓｃｃｍ、ＳＦ
6 ：５ｓｃｃｍ、Ｎ2 ：５ｓｃｃｍ、パワー：５００Ｗ
である。次に、半導体基板１０１上全面に例えばＣＶＤ
法で酸化膜または窒化膜を堆積した後、ＲＩＥ等の異方
性エッチングを用いてエミッタ引き出し電極１２９側面
にサイドウォール１３１を形成する〔図１１（ｃ）〕。
ＶＤ法により厚さ２００ｎｍに多結晶シリコン膜を堆積
した後、ｎ型不純物、例えばヒ素を、加速エネルギー：
７０ｋｅＶ、注入量：１×１０16ｃｍ-2の条件でイオン
注入する。次に、この多結晶シリコン膜上全面に層間膜
１３０を形成した後、フォトエッチング技術を用いて、
層間膜１３０および多結晶シリコン膜をパターニングし
てコレクタ引き出し電極開口部の側面に形成したサイド
ウォール１２６ａ、１２２に沿ってエミッタ引き出し電
極１２９を形成する。この時の多結晶シリコンのエッチ
ング条件は、例えばＳｉＣｌ4 ：１５ｓｃｃｍ、ＳＦ
6 ：５ｓｃｃｍ、Ｎ2 ：５ｓｃｃｍ、パワー：５００Ｗ
である。次に、半導体基板１０１上全面に例えばＣＶＤ
法で酸化膜または窒化膜を堆積した後、ＲＩＥ等の異方
性エッチングを用いてエミッタ引き出し電極１２９側面
にサイドウォール１３１を形成する〔図１１（ｃ）〕。
【００４７】次に、半導体基板１０１上全面に多結晶シ
リコン膜を例えばＣＶＤ法により厚さ２００ｎｍに堆積
し、ｐ型不純物、例えばＢＦ2 を、注入量：５×１０15
ｃｍ-2、加速エネルギー：５０ｋｅＶの条件でイオン注
入する。次に、フォトエッチング技術を用いて、多結晶
シリコン膜をパターニングし、ベース引き出し電極１３
２を形成する。この時のエッチング条件は、例えば、Ｓ
ｉＣｌ4 ：１５ｓｃｃｍ、ＳＦ6 ：５ｓｃｃｍ、Ｎ2 ：
５ｓｃｃｍ、パワー：５００Ｗである。次に、例えば９
００〜８５０℃程度の温度で約２０分程度の熱処理を施
し、エミッタ引き出し電極１２９、ベース引き出し電極
１３２に含まれる不純物をそれぞれ拡散してエミッタ拡
散層１３３、グラフトベース領域１３４を形成する〔図
１２（ａ）〕。
リコン膜を例えばＣＶＤ法により厚さ２００ｎｍに堆積
し、ｐ型不純物、例えばＢＦ2 を、注入量：５×１０15
ｃｍ-2、加速エネルギー：５０ｋｅＶの条件でイオン注
入する。次に、フォトエッチング技術を用いて、多結晶
シリコン膜をパターニングし、ベース引き出し電極１３
２を形成する。この時のエッチング条件は、例えば、Ｓ
ｉＣｌ4 ：１５ｓｃｃｍ、ＳＦ6 ：５ｓｃｃｍ、Ｎ2 ：
５ｓｃｃｍ、パワー：５００Ｗである。次に、例えば９
００〜８５０℃程度の温度で約２０分程度の熱処理を施
し、エミッタ引き出し電極１２９、ベース引き出し電極
１３２に含まれる不純物をそれぞれ拡散してエミッタ拡
散層１３３、グラフトベース領域１３４を形成する〔図
１２（ａ）〕。
【００４８】次に、前記半導体基板１０１の主面全面
に、層間絶縁膜１３５を形成する。この層間絶縁膜１３
５は、例えば酸化膜、ＢＰＳＧ膜を順次積層した２層構
造の積層膜で形成する。次に、フォトエッチング技術に
より層間絶縁膜１３５を選択的に除去して、コレクタ引
き出し電極１１９、ベース引き出し電極１３２、エミッ
タ引き出し電極１２９およびＭＯＳ部のソース・ドレイ
ン領域１２４、１２５の表面を露出させるコンタクト孔
１３６を形成する。次に、例えばスパッタリング法によ
りアルミニウム合金膜を形成し、これをパターニングし
て電極配線１３７を形成する〔図１２（ｂ）〕。
に、層間絶縁膜１３５を形成する。この層間絶縁膜１３
５は、例えば酸化膜、ＢＰＳＧ膜を順次積層した２層構
造の積層膜で形成する。次に、フォトエッチング技術に
より層間絶縁膜１３５を選択的に除去して、コレクタ引
き出し電極１１９、ベース引き出し電極１３２、エミッ
タ引き出し電極１２９およびＭＯＳ部のソース・ドレイ
ン領域１２４、１２５の表面を露出させるコンタクト孔
１３６を形成する。次に、例えばスパッタリング法によ
りアルミニウム合金膜を形成し、これをパターニングし
て電極配線１３７を形成する〔図１２（ｂ）〕。
【００４９】本発明の第２の実施例によれば、小型でか
つコレクタ直列抵抗の小さな高性能なバイポーラトラン
ジスタと、相補型薄膜ＳＯＩＭＯＳトランジスタとを同
一基板上に集積化した半導体装置を実現できる。また、
第２の実施例では、フォトエッチング技術を用いて選択
的に半導体層１０３、埋込酸化膜１０２を順次エッチン
グしバイポーラトランジスタを形成する領域に凹部を形
成した後、露出したｐ型半導体基板１０１を選択的にエ
ッチングしてバイポーラトランジスタ分離用の溝１０８
を形成するので、溝を形成する際にフォトレジスト膜の
一端（形成すべき溝１０８の外側に対応する端部）が形
成すべき溝の外側に位置していても、酸化膜とのエッチ
ング選択比が大きいエッチング条件を設定することによ
り、エッチングを埋込酸化膜１０２でストップさせるこ
とができ、半導体基板１０１中に形成される溝１０８は
ＳＯＩ層の除去部分に自己整合的に形成され、溝幅が広
がることは防止される。
つコレクタ直列抵抗の小さな高性能なバイポーラトラン
ジスタと、相補型薄膜ＳＯＩＭＯＳトランジスタとを同
一基板上に集積化した半導体装置を実現できる。また、
第２の実施例では、フォトエッチング技術を用いて選択
的に半導体層１０３、埋込酸化膜１０２を順次エッチン
グしバイポーラトランジスタを形成する領域に凹部を形
成した後、露出したｐ型半導体基板１０１を選択的にエ
ッチングしてバイポーラトランジスタ分離用の溝１０８
を形成するので、溝を形成する際にフォトレジスト膜の
一端（形成すべき溝１０８の外側に対応する端部）が形
成すべき溝の外側に位置していても、酸化膜とのエッチ
ング選択比が大きいエッチング条件を設定することによ
り、エッチングを埋込酸化膜１０２でストップさせるこ
とができ、半導体基板１０１中に形成される溝１０８は
ＳＯＩ層の除去部分に自己整合的に形成され、溝幅が広
がることは防止される。
【００５０】また、第２の実施例では、コレクタ引き出
し電極１１９を溝１０８の底面に到達する深さに形成し
たので、コレクタ直列抵抗をさらに低減化することがで
きる。しかし、バイポーラトランジスタが近接して配置
される場合には、コレクタ間のパンチスルー耐圧が低下
しやすくなるので、溝幅または溝間隔を広くすることが
必要である。
し電極１１９を溝１０８の底面に到達する深さに形成し
たので、コレクタ直列抵抗をさらに低減化することがで
きる。しかし、バイポーラトランジスタが近接して配置
される場合には、コレクタ間のパンチスルー耐圧が低下
しやすくなるので、溝幅または溝間隔を広くすることが
必要である。
【００５１】
【発明の効果】以上説明したように、本発明のバイポー
ラトランジスタの構造および製造方法によれば、真性ベ
ース領域、エミッタ拡散層、エミッタ引き出し電極およ
びベース引き出し電極の全てをコレクタ引き出し電極に
自己整合的に形成することができるので、従来技術によ
る場合よりも電極間の距離を近づけることができ、トラ
ンジスタ面積を縮小することができる。また、本発明に
よれば、コレクタ埋込層に接し、これを囲むようにコレ
クタ拡散層が形成されるので、コレクタ直列抵抗を低減
化することができる。特に、埋込層およびウェルを基板
上からのイオン注入によって形成する場合においては、
結晶欠陥の発生を抑制しつつ十分に低いコレクタ抵抗を
実現することができる。
ラトランジスタの構造および製造方法によれば、真性ベ
ース領域、エミッタ拡散層、エミッタ引き出し電極およ
びベース引き出し電極の全てをコレクタ引き出し電極に
自己整合的に形成することができるので、従来技術によ
る場合よりも電極間の距離を近づけることができ、トラ
ンジスタ面積を縮小することができる。また、本発明に
よれば、コレクタ埋込層に接し、これを囲むようにコレ
クタ拡散層が形成されるので、コレクタ直列抵抗を低減
化することができる。特に、埋込層およびウェルを基板
上からのイオン注入によって形成する場合においては、
結晶欠陥の発生を抑制しつつ十分に低いコレクタ抵抗を
実現することができる。
【図１】本発明の第１の実施例の断面図と平面図。
【図２】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図３】本発明の第１の実施例の製造方法を説明するた
めの、図２の工程に続く工程での工程順断面図の一部。
めの、図２の工程に続く工程での工程順断面図の一部。
【図４】本発明の第１の実施例の製造方法を説明するた
めの、図３の工程に続く工程での工程順断面図の一部。
めの、図３の工程に続く工程での工程順断面図の一部。
【図５】本発明の第１の実施例の製造方法を説明するた
めの、図４の工程に続く工程での工程順断面図の一部。
めの、図４の工程に続く工程での工程順断面図の一部。
【図６】本発明の第１の実施例の製造方法を説明するた
めの、図５の工程に続く工程での工程順断面図。
めの、図５の工程に続く工程での工程順断面図。
【図７】本発明の第１の実施例と第１および第２の従来
例の特性を示す図。
例の特性を示す図。
【図８】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図９】本発明の第２の実施例の製造方法を説明するた
めの、図８の工程に続く工程での工程順断面図の一部。
めの、図８の工程に続く工程での工程順断面図の一部。
【図１０】本発明の第２の実施例の製造方法を説明する
ための、図９の工程に続く工程での工程順断面図の一
部。
ための、図９の工程に続く工程での工程順断面図の一
部。
【図１１】本発明の第２の実施例の製造方法を説明する
ための、図１０の工程に続く工程での工程順断面図の一
部。
ための、図１０の工程に続く工程での工程順断面図の一
部。
【図１２】本発明の第２の実施例の製造方法を説明する
ための、図１１の工程に続く工程での工程順断面図。
ための、図１１の工程に続く工程での工程順断面図。
【図１３】第１の従来例の断面図と平面図。
【図１４】第２の従来例の断面図と平面図。
１、１０１、２０１、３０１ ｐ型半導体基板 ２、８、９、２３、２６、１０４、１０５、１０９、１
１０、１２３、１２６、２０９、３０４ 酸化膜 ３ ｎ型ウェル ４ ｐ型ウェル ５ フィールド酸化膜 ６、１０６ 窒化膜 ７、１０８、２０７ 溝 １０、１１２、２１０、３０２ ｎ+ 型埋込層 １１、１１３、２１１ バイポーラ用ｎ型ウェル １２、１１４ ｐＭＯＳ形成領域 １３、１１５ ｎＭＯＳ形成領域 １４、１１１ バイポーラ形成領域 １５、１１６ ゲート酸化膜 １６、１１７ 接続孔 １７ 多結晶シリコン膜 １８、３０、１１８、１３０ 層間膜 １９、１１９、３０５ コレクタ引き出し電極 ２０、１２０ ゲート電極 ２１、１２１、２２１ 真性ベース領域 ２２、２６ａ、３１、１２２、１２６ａ、１３１ サイ
ドウォール ２４、２５、１２４、１２５ ソース・ドレイン領域 ２７、１２７、２２７、３０６ コレクタ拡散層 ２８、１０７ フォトレジスト膜 ２９、１２９、２２９、３０８ エミッタ引き出し電極 ３２、１３２、２３２ ベース引き出し電極 ３３、１３３、２３３、３０９ エミッタ拡散層 ３４、１３４ グラフトベース領域 ３５、１３５、２３５ 層間絶縁膜 ３６、１３６ コンタクト孔 ３７、１３７、２３７ 電極配線 １０２ 埋込酸化膜 １０３ 半導体層 ３０３ ｎ型エピタキシャル層 ３０７ ベース領域 ３１０ 電極
１０、１２３、１２６、２０９、３０４ 酸化膜 ３ ｎ型ウェル ４ ｐ型ウェル ５ フィールド酸化膜 ６、１０６ 窒化膜 ７、１０８、２０７ 溝 １０、１１２、２１０、３０２ ｎ+ 型埋込層 １１、１１３、２１１ バイポーラ用ｎ型ウェル １２、１１４ ｐＭＯＳ形成領域 １３、１１５ ｎＭＯＳ形成領域 １４、１１１ バイポーラ形成領域 １５、１１６ ゲート酸化膜 １６、１１７ 接続孔 １７ 多結晶シリコン膜 １８、３０、１１８、１３０ 層間膜 １９、１１９、３０５ コレクタ引き出し電極 ２０、１２０ ゲート電極 ２１、１２１、２２１ 真性ベース領域 ２２、２６ａ、３１、１２２、１２６ａ、１３１ サイ
ドウォール ２４、２５、１２４、１２５ ソース・ドレイン領域 ２７、１２７、２２７、３０６ コレクタ拡散層 ２８、１０７ フォトレジスト膜 ２９、１２９、２２９、３０８ エミッタ引き出し電極 ３２、１３２、２３２ ベース引き出し電極 ３３、１３３、２３３、３０９ エミッタ拡散層 ３４、１３４ グラフトベース領域 ３５、１３５、２３５ 層間絶縁膜 ３６、１３６ コンタクト孔 ３７、１３７、２３７ 電極配線 １０２ 埋込酸化膜 １０３ 半導体層 ３０３ ｎ型エピタキシャル層 ３０７ ベース領域 ３１０ 電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年５月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【発明が解決しようとする課題】上述した第１の従来例
では、イオン注入により埋込層およびウェルを形成して
いるためバイポーラトランジスタの製造工程は簡略化す
ることができるが、結晶欠陥を抑制し高トランジスタ歩
留りを実現しようとすると、コレクタ直列抵抗が増大し
良好なトランジスタ特性を得ることが難しい。また、第
２の従来例では、ベース領域とコレクタ拡散層とが別々
のフォトリソグラフィ工程により形成されているため、
マスク合わせずれのマージンを見込む必要があり、小型
化することに対して限界があった。
では、イオン注入により埋込層およびウェルを形成して
いるためバイポーラトランジスタの製造工程は簡略化す
ることができるが、結晶欠陥を抑制し高トランジスタ歩
留りを実現しようとすると、コレクタ直列抵抗が増大し
良好なトランジスタ特性を得ることが難しい。また、第
２の従来例では、ベース領域とコレクタ拡散層とが別々
のフォトリソグラフィ工程により形成されているため、
マスク合わせずれのマージンを見込む必要があり、小型
化することに対して限界があった。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、環状のコレクタ構造を採用する第２
の従来例では、ある程度コレクタ抵抗を低減することが
できるが、コレクタ引き出し電極からの不純物拡散によ
りコレクタ拡散層を得ているため、特に埋込層をイオン
注入により形成する場合にはコレクタ直列抵抗を十分に
低減することは困難である。ある程度高濃度の不純物拡
散層を埋込層に到達するように形成することが困難であ
るからである。コレクタ拡散層での抵抗を低減するには
ｎ型エピタキシャル層３０３の膜厚を薄くすることが有
効であるが、その場合にはコレクタ・ベース間容量が増
しまた必要な耐圧が確保されないことになる。
の従来例では、ある程度コレクタ抵抗を低減することが
できるが、コレクタ引き出し電極からの不純物拡散によ
りコレクタ拡散層を得ているため、特に埋込層をイオン
注入により形成する場合にはコレクタ直列抵抗を十分に
低減することは困難である。ある程度高濃度の不純物拡
散層を埋込層に到達するように形成することが困難であ
るからである。コレクタ拡散層での抵抗を低減するには
ｎ型エピタキシャル層３０３の膜厚を薄くすることが有
効であるが、その場合にはコレクタ・ベース間容量が増
しまた必要な耐圧が確保されないことになる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】次に、半導体基板１上全面に例えばＣＶＤ
法により酸化膜または窒化膜からなる絶縁膜を堆積し、
ＲＩＥ等の異方性エッチングを行ってコレクタ引き出し
電極１９およびゲート電極２０の側面にサイドウォール
２２を形成する。次に、酸化膜２３を１０〜２０ｎｍの
膜厚に形成した後、フォトレジスト膜をマスクとして、
ヒ素を、加速エネルギー：５０ｋｅＶ、注入量：５×１
０15ｃｍ-2の条件でイオン注入してｎＭＯＳトランジス
タのソース・ドレイン領域２４を形成する。次に、さら
にフォトレジスト膜をマスクとして、ＢＦ2 を、注入
量：５×１０ 15ｃｍ-2、加速エネルギー：５０ｋｅＶの
条件でイオン注入してｐＭＯＳトランジスタのソース・
ドレイン領域２５を形成する〔図５（ａ）〕。なお、ゲ
ート電極２０側面にサイドウォール２２を形成する前
に、注入量：１×１０13ｃｍ-2〜５×１０13ｃｍ-2程度
のソース・ドレイン領域２４、２５と同じ不純物をそれ
ぞれの領域に導入してＬＤＤ構造のトランジスタを形成
してもよい。また、真性ベース領域２１を形成するため
のイオン注入は、サイドウォール２２の形成後に行って
もよい。このようにしてもボロンとヒ素の拡散係数の違
いにより、真性ベース領域からエミッタ拡散層がはみ出
すことはない。
法により酸化膜または窒化膜からなる絶縁膜を堆積し、
ＲＩＥ等の異方性エッチングを行ってコレクタ引き出し
電極１９およびゲート電極２０の側面にサイドウォール
２２を形成する。次に、酸化膜２３を１０〜２０ｎｍの
膜厚に形成した後、フォトレジスト膜をマスクとして、
ヒ素を、加速エネルギー：５０ｋｅＶ、注入量：５×１
０15ｃｍ-2の条件でイオン注入してｎＭＯＳトランジス
タのソース・ドレイン領域２４を形成する。次に、さら
にフォトレジスト膜をマスクとして、ＢＦ2 を、注入
量：５×１０ 15ｃｍ-2、加速エネルギー：５０ｋｅＶの
条件でイオン注入してｐＭＯＳトランジスタのソース・
ドレイン領域２５を形成する〔図５（ａ）〕。なお、ゲ
ート電極２０側面にサイドウォール２２を形成する前
に、注入量：１×１０13ｃｍ-2〜５×１０13ｃｍ-2程度
のソース・ドレイン領域２４、２５と同じ不純物をそれ
ぞれの領域に導入してＬＤＤ構造のトランジスタを形成
してもよい。また、真性ベース領域２１を形成するため
のイオン注入は、サイドウォール２２の形成後に行って
もよい。このようにしてもボロンとヒ素の拡散係数の違
いにより、真性ベース領域からエミッタ拡散層がはみ出
すことはない。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
Claims (7)
- 【請求項１】 第１導電型半導体基板上に一部絶縁体に
より埋め込まれた環状の溝が設けられ、該溝に囲まれた
領域内に下部が第２導電型埋込層で上部が第２導電型ウ
ェルである半導体層が設けられ、前記第２導電型ウェル
の表面領域内に第１導電型のベース領域が設けられ、前
記ベース領域の表面領域内に環状のエミッタ領域が設け
られ、環状のコレクタ引き出し電極が前記溝の内側部分
を埋め込んで前記第２導電型埋込層に接し、かつ、基板
上で前記半導体層の一部を覆うように形成され、前記コ
レクタ引き出し電極の内側にこれに自己整合されて形成
された環状のエミッタ引き出し電極が設けられ、前記エ
ミッタ引き出し電極の内側にこれに自己整合されて形成
されたベース引き出し電極が設けられていることを特徴
とする半導体装置。 - 【請求項２】 前記ベース領域の外周部が前記コレクタ
引き出し電極の内側端部に自己整合的に形成されている
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記コレクタ引き出し電極、前記エミッ
タ引き出し電極が不純物を含有する多結晶シリコンによ
って形成され、前記エミッタ領域が前記エミッタ引き出
し電極からの不純物拡散によって形成されたものである
ことを特徴とする請求項１記載の半導体装置。 - 【請求項４】 （１）半導体基板内に平面形状が環状の
溝を形成し該溝内部を絶縁物で埋設する工程と、 （２）前記溝の内側部分に環状の接続孔を開孔する工程
と、 （３）前記溝内を埋め込むとともに半導体基板上を覆う
多結晶シリコン膜を形成し、該多結晶シリコン膜をパタ
ーニングして、一部が前記溝内に埋設され、一部が前記
溝に囲まれた半導体領域上を部分的に覆う環状のコレク
タ引き出し電極を形成する工程と、 （４）前記コレクタ引き出し電極をマスクに不純物を導
入してコレクタ引き出し電極の内側にベース拡散層を形
成する工程と、 （５）多結晶シリコン膜を形成しこれをパターニングし
て、環状に前記ベース拡散層と接する環状のエミッタ引
き出し電極を形成する工程と、 （６）導電体層を堆積しこれをパターニングして前記エ
ミッタ引き出し電極の内側に前記ベース拡散層と接する
ベース引き出し電極を形成する工程と、を有する半導体
装置の製造方法。 - 【請求項５】 前記半導体基板として第１導電型の基板
が用いられ、前記第（１）の工程と前記第（２）の工程
との間に、第２導電型の不純物を導入して前記溝に囲ま
れた半導体領域内に第２導電型埋込層と第２導電型ウェ
ルを形成する工程が付加されていることを特徴とする請
求項４記載の半導体装置の製造方法。 - 【請求項６】 前記第（３）の工程と前記第（４）の工
程との間、または、前記第（４）の工程と前記第（５）
の工程との間に前記コレクタ引き出し電極の側面に絶縁
物からなるサイドウォールを形成する工程が付加されて
いることを特徴とする請求項４記載の半導体装置の製造
方法。 - 【請求項７】 前記第（３）の工程および前記第（５）
の工程においては、多結晶シリコン膜の成膜後、多結晶
シリコン膜上に層間膜を形成し、この層間膜を多結晶シ
リコン膜のパターニング時に同一パターンにパターニン
グすることを特徴とする請求項４記載の半導体装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282388A JP2708027B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置およびその製造方法 |
| US08/727,088 US5877539A (en) | 1995-10-05 | 1996-10-07 | Bipolar transistor with a reduced collector series resistance |
| EP96116009A EP0767499A3 (en) | 1995-10-05 | 1996-10-07 | Bipolar transistor with reduced collector series resistance and method of making |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282388A JP2708027B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置およびその製造方法 |
Publications (2)
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