JPH0832063A

JPH0832063A - 半導体装置の製造方法

Info

Publication number: JPH0832063A
Application number: JP16181894A
Authority: JP
Inventors: Hiromasa Noda; 浩正野田; Shinichiro Kimura; 紳一郎木村; Akira Kikuchi; 彰菊地
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-07-14
Filing date: 1994-07-14
Publication date: 1996-02-02

Abstract

(57)【要約】【目的】短チャネル特性に優れた微細な溝ゲートMOSト
ランジスタを提供する。【構成】シリコン基板が露出している溝底面にシリコン
酸化膜を形成し、その上にチタンを堆積させる。熱処理
を加えると、チタンとシリコン酸化膜が反応して両者の
界面にチタンシリサイドが形成される。シリサイドと共
に形成されたチタン酸化膜と未反応のチタンを除去して
シリサイドを露出させ、その上に公知の選択ＣＶＤ法を
用いてタングステンを選択成長させる。この結果、溝の
内部にのみタングステンが成長しこれがゲート電極とな
る。【効果】溝内にのみ選択的に金属を埋め込むことが可能
になり、溝ゲート全体の微細化が可能となり、素子全体
の微細化が容易になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、微細化に有利な特徴を
有する半導体装置の製造方法に係り、特に、短チャネル
特性に優れた利点を有するＭＯＳ（Metal-Oxide-Semico
nductor)トランジスタの製造方法に関する。

【０００２】

【従来の技術】シリコン基板を用いたＭＯＳトランジス
タは、スケーリング則にしたがって微細化を進めること
で、その性能を向上させてきた。しかし、微細化の促進
は、しきい電圧の低下やパンチスルーなどに代表され
る、短チャネル効果と呼ばれる現象を引き起こし、トラ
ンジスタ特性の制御を困難にしている。

【０００３】短チャネル効果を抑えるのに有利なデバイ
ス構造として、従来より図２に示す溝ゲート型ＭＯＳト
ランジスタ（例えば、特開昭59−99771 号公報に述べら
れている）が知られている。溝ゲート型ＭＯＳトランジ
スタの最大の特徴は、基板に溝を形成しその部分にゲー
ト電極９１を形成するため、ソース・ドレイン３６の接
合がチャネルよりも上に来ることである。この結果、パ
ンチスルー電流が流れる経路が無くなり、短チャネル効
果が抑制される。

【０００４】ここで１１は層間絶縁膜、１２はコンタク
ト孔を埋める金属、１３は配線、３１はｐ型シリコン基
板、３２はｐ型ウェル領域、３３は素子間分離酸化膜、
３５は素子間分離を向上させる高濃度不純物領域、４１
はソース・ドレイン引き出し電極、４２はソース・ドレ
イン引き出し電極加工マスクとなる窒化膜、６１はシリ
コン窒化膜サイドウォール、６３はゲート酸化膜であ
る。

【０００５】

【発明が解決しようとする課題】しかし、従来の溝ゲー
ト型ＭＯＳトランジスタの製造法では、ゲート電極がソ
ース・ドレインの引き出し電極４１の上に張り出した構
造となるために、このゲート電極とコンタクト孔の間隔
がデバイスの寸法を決定し、微細な溝は形成できても、
素子全体の寸法は必ずしも小さくならない。この問題
は、ゲート電極を溝の内部に埋め込むことによって解決
することができる。この構造を実現するもっとも一般的
な方法は、公知の平坦化全面エッチング法を使う方法で
ある。これは、ゲート電極となる導電膜で溝を完全に埋
め戻した後に全面エッチングを行い、溝の内部にのみゲ
ート電極を残す方法である。しかし、この方法は溝の寸
法が異なると導電膜で埋まる箇所と埋まらない箇所が存
在するために、デバイス設計の自由度が無くなってしま
う。

【０００６】本発明の目的は、自己整合的に溝の内部に
のみゲート電極となる導電層を形成する方法を提供する
ことにある。

【０００７】本発明の他の目的は、短チャネル特性に優
れた微細な溝ゲートＭＯＳトランジスタとその製造方法
を提供することにある。

【０００８】

【課題を解決するための手段】上記の問題点を解決する
手段の一つとして、公知のタングステンの選択ＣＶＤ法
を利用することが考えられる。しかし、本発明が目的と
するゲート電極の形成のように、シリコン酸化膜上には
タングステンは成長しない。そこで本発明では、溝を形
成した後、溝底面にシリコン酸化膜を形成し、電気陰性
度（ポーリングスケール）が１.５以下の金属膜（例え
ば、チタン，バナジウム，ジルコニウムなど）を基板全
面に堆積させてから、熱処理を行う。この結果、金属膜
とシリコン酸化膜が接していた部分で反応が起こり、金
属膜とシリコン酸化膜の２層構造だった部分が、上から
順に金属酸化膜，金属膜，シリサイド膜，シリコン酸化
膜の４層構造に変化する。金属酸化膜と金属膜を除去
し、シリサイド膜を露出させれば、その上に公知のタン
グステンの選択成長法によりシリサイド膜上にのみタン
グステンが成長するので、溝内にのみメタルのゲート電
極が形成される。

【０００９】

【作用】本発明は、溝内にのみ選択的にゲート電極を形
成することが可能となる結果、短チャネル特性に優れた
微細な溝ゲートＭＯＳトランジスタをデバイス寸法を大
きくすることなく製造することが可能となる。この結
果、微細化によるパンチスルーやしきい電圧の低下のま
ったくない、ＭＯＳトランジスタを実現することができ
る。

【００１０】

【実施例】

（実施例１）図１は、本発明の一実施例に基づく、ＭＯ
Ｓトランジスタの素子断面図である。タングステンのゲ
ート電極は溝の内部にのみ選択的に形成されるため、ゲ
ート電極のパターニングにホトリソグラフィ工程を必要
とせず、素子全体として微細な溝ゲートＭＯＳトランジ
スタが実現できる。

【００１１】ここで、１１は層間絶縁膜、１２はコンタ
クト孔を埋める金属、１３は配線、３１はｐ型シリコン
基板、３２はｐ型ウェル領域、３３は素子間分離酸化
膜、３５は素子間分離特性を向上させる高濃度不純物領
域、４１はソース・ドレイン引き出し電極、４２はソー
ス・ドレイン引き出し電極加工マスクとなる窒化膜、６
１はシリコン窒化膜サイドウォール、６３はゲート酸化
膜、８１はチタンシリサイド、９１はゲート電極であ
る。

【００１２】以下、ｎチャネルについて本実施例のＭＯ
Ｓトランジスタの製造方法を説明する。ｐチャネルにつ
いても、不純物の導電型を逆にすれば、同じ工程で作る
ことができ、また、同一基板上に導電型の異なる本ＭＯ
Ｓトランジスタを形成すれば、相補型の回路が構成でき
る。

【００１３】まず、図３（Ａ）に示したように、半導体
基板３１の中に、ウェル領域３２を、公知の表面酸化法
とイオン打ち込み法を用いて作成する。具体的には、半
導体基板は濃度１×１０¹⁵／cm³のボロンを含むｐ型シ
リコン基板であり、ウェル３２はボロンを約５×１０¹⁶
／cm³含む。ウェルを形成後、公知の選択酸化法を用い
て素子間分離用の酸化膜３３を約５００ｎｍ形成し、さ
らに基板表面に酸化膜３４を約２０ｎｍ形成した後、素
子分離特性を向上させるために、素子分離酸化膜直下で
濃度が最大となるように、ウェル領域と導電型が同じ不
純物領域３５をイオン打ち込み法で形成する。具体的に
は、ボロンをピーク濃度が約１×10¹⁸／cm³になるよう
に打ち込む。さらに、後にソース・ドレインの一部とな
る、ウェル領域とは導電型の異なる不純物領域３６をイ
オン打ち込み法で形成する。

【００１４】具体的には、砒素をピーク濃度が約１×１
０²⁰／cm³、接合深さが１００ｎｍになるように打ち込
んだ。

【００１５】次に、素子領域表面の酸化膜３４を除去し
た後、図３（Ｂ）のように、基板表面に多結晶シリコン
膜４１を１００ｎｍ、公知のＣＶＤ(Chemicl VaporDepo
sition）法で堆積する。そしてこの膜にもイオン打ち込
みを行ない、ウェル領域と導電型の異なる不純物領域と
する。具体的には、リンをピーク濃度が約１×１０²⁰／
cm³になるように打ち込む。その後、シリコン窒化膜４
２を約100nm、公知のＣＶＤ法で堆積する。ここでシリ
コン窒化膜４２を用いたのは、後でこの上に堆積する金
属膜とシリサイド化反応を起こさないようにするためで
ある。

【００１６】続いて、図３（Ｃ）に示すように、公知の
ドライエッチ法を用いて前述の窒化膜４２と多結晶シリ
コン膜４１を加工して、一対の積み上げ拡散層に分離す
る。この際、下地となるシリコン基板があまり掘られな
いように、つまりウェル領域と導電型の異なる不純物領
域３６がなくならないようにエッチング量を制御した。
その後、シリコン窒化膜５３を１００ｎｍ、公知のＣＶ
Ｄ法で堆積する。このときに堆積する膜厚によって、ゲ
ート電極を埋め込む溝の幅が決められる。シリコン窒化
膜５３も、後でこの上に堆積する金属膜とシリサイド化
反応を起こすことはない。

【００１７】次に、図４（Ａ）のように、公知の異方性
ドライエッチングを用いて、窒化膜のサイドウォール６
１を形成する。さらに、公知の異方性ドライエッチング
を用いて基板に溝６２を基板表面からの深さが１５０ｎ
ｍになるように形成する。前述のウェル領域と導電型の
異なる不純物領域３６は溝６２により分断され、ソース
・ドレイン３６となる。この後、公知の熱酸化法で溝表
面に酸化膜６３を２０ｎｍ形成する。

【００１８】続いて、基板全面に金属膜を４０ｎｍ堆積
し、図４（Ｂ）のように、ホトリソグラフィ工程を用い
て電極を形成する部分の金属膜７１を残す。金属膜７１
の一部だけを残すのは、素子分離酸化膜３３上での反応
を防ぐためである。金属膜７１は電気陰性度（ポーリン
グスケール）が１.５以下の金属（例えば、チタン，バ
ナジウム，ジルコニウムなど）であり、下地のシリコン
酸化膜と反応してシリサイド膜を形成する金属である。
本実施例ではチタンを用いた。

【００１９】次に、８００℃の熱処理を加えると、図４
（Ｃ）に示すように、シリコン酸化膜６３とチタン膜７
１との間にチタンシリサイド膜８１が形成され、また溝
底部表面にチタン酸化膜８２が形成される。本実施例で
はチタンシリサイド膜８１が１５ｎｍ，シリコン酸化膜
６３が５ｎｍとした。続いて、過酸化水素を用いて未反
応のチタン７１を除去するとチタンシリサイド膜８１が
露出する。このときチタン酸化膜８２は下地のチタン膜
７１が除去されるためリフトオフで除去される。過酸化
水素を用いる前にドライエッチによってあらかじめチタ
ン酸化膜８２だけ除去しておいてもよい。

【００２０】続いて、公知のタングステンの選択成長法
を用いると、図５に示すように、露出したチタンシリサ
イド膜上にのみタングステン９１が選択的に成長する。
このタングステン９１とチタンシリサイド膜８１がゲー
ト電極を構成する。

【００２１】続いて、基板表面を洗浄した後、図１のよ
うに、基板全体に層間絶縁膜１１をＣＶＤ法で堆積し、
続いて熱処理を加え、表面を平坦化する。具体的には、
最初に不純物を含まない酸化膜を１００ｎｍ程度堆積
し、その上にボロンとリンを高濃度で含む酸化膜を堆積
して、熱処理を加えリフローさせる。最後に、絶縁膜１
１にコンタクト孔を開口し、公知の選択ＣＶＤ法でタン
グステンなどの金属を埋め戻した後、配線１３を形成
し、本発明のトランジスタが完成する。

【００２２】（実施例２）図６は、本発明の第２の実施
例に基づく溝ゲートＭＯＳトランジスタの素子断面図で
ある。本実施例では溝内にゲート電極を形成した後、溝
形成に用いた絶縁膜を除去してから、ゲート電極をマス
クとしてソース・ドレインをイオン打ち込みで形成する
ところに特徴がある。また、ドレイン電流を増やすため
溝底面に丸みを付けてある。

【００２３】ここで１１は層間絶縁膜、１２はコンタク
ト孔を埋める金属、１３は配線、３１はｐ型シリコン基
板、３２はｐ型ウェル領域、３３は素子間分離酸化膜、
３４はシリコン酸化膜、３５は素子間分離特性を向上さ
せる高濃度不純物領域、６３はシリコン酸化膜（ゲート
絶縁膜）、８１はチタンシリサイド、９１はタングステ
ン、１０１，１１２はｎ型不純物領域（ソース）、１０
２，１１３はｎ型不純物領域（ドレイン）、１１１はゲ
ート側壁サイドウォール(シリコン酸化膜)である。

【００２４】以下、ｎチャネルについて本実施例のＭＯ
Ｓトランジスタの製造方法を説明する。実施例１と同様
に、ｐチャネルについても、相補型の回路についても同
様に製造可能である。

【００２５】まず、図７（Ａ）に示したように、半導体
基板３１の中に、ウェル領域３２を、公知の表面酸化法
とイオン打ち込み法を用いて作成する。具体的には、半
導体基板は濃度１×１０¹⁵／cm³のボロンを含むｐ型シ
リコン基板であり、ウェル３２はボロンを約５×１０¹⁶
／cm³含む。ウェルを形成後、公知の選択酸化法を用い
て素子間分離用の酸化膜３３を約５００ｎｍ形成し、さ
らに基板表面に酸化膜３４を約２０ｎｍ形成した後、素
子分離特性を向上させるために、素子分離酸化膜直下で
濃度が最大となるような、ウェル領域と導電型が同じ不
純物領域３５をイオン打ち込み法で形成する。具体的に
は、ボロンをピーク濃度が約１×10¹⁸／cm³になるよう
に打ち込む。

【００２６】次に、基板表面にシリコン窒化膜４２を１
００ｎｍ、公知のＣＶＤ(ChemiclVapor Deposition）で
堆積する。ここでシリコン窒化膜４２を用いているの
は、後でこの上に堆積する金属膜とシリサイド化反応を
起こさないようにするためである。そして図７（Ｂ）の
ように、後にゲート電極となる部分に溝を開口する。さ
らに公知の異方性ドライエッチングを用いて、溝底面に
ウェル領域３２を露出させる。本実施例では、溝底面が
素子領域の表面から１００ｎｍの深さにあり、丸みをも
った形状になるようにした。さらに、表面を洗浄した
後、公知の熱酸化法により溝底面にシリコン酸化膜６３
を２０ｎｍ形成する。

【００２７】続いて、図７（Ｃ）に示すように、基板全
面に金属膜７１を４０ｎｍ堆積する。金属膜７１は電気
陰性度（ポーリングスケール）が１.５以下の金属（例
えば、チタン，バナジウム，ジルコニウムなど）であ
り、下地のシリコン酸化膜と反応してシリサイド膜を形
成する金属である。本実施例でもチタンを用いた。

【００２８】次に、８００℃の熱処理を加えると、図８
（Ａ）に示すように、シリコン酸化膜６３とチタン膜７
１との間にチタンシリサイド膜８１が１形成され、また
溝底部表面にチタン酸化膜８２が形成される。本実施例
ではチタンシリサイド膜８１が１５ｎｍ、シリコン酸化
膜６３が５ｎｍとした。続いて過酸化水素を用いて未反
応のチタン７１を除去するとチタンシリサイド膜８１が
露出する。このときチタン酸化膜８２は下地のチタン膜
７１が除去されるためリフトオフで除去される。過酸化
水素を用いる前にドライエッチによってあらかじめチタ
ン酸化膜８２だけ除去しておいてもよい。

【００２９】続いて、公知のタングステンの選択成長法
を用いると、図８（Ｂ）に示すように、露出したチタン
シリサイド膜上にのみタングステン９１が選択的に成長
する。このタングステン９１とチタンシリサイド膜８１
がゲート電極を構成する。

【００３０】次に、シリコン窒化膜４２を除去し、図８
（Ｃ）に示すように、ゲート電極をマスクにしてウェル
領域３２と導電型の異なる不純物を公知のイオン打ち込
み法でウェル領域に導入し、ソース１０１・ドレイン１
０２とする。具体的には砒素を濃度が約１×１０²⁰／cm
³になるように打ち込みエネルギ２５KeV程度でイオン打
ち込みする。打ち込みエネルギは、ソース１０１・ドレ
イン１０２の接合深さがゲート酸化膜６３の底面より上
になるように調整した。

【００３１】続いて、基板全面にシリコン酸化膜を公知
のＣＶＤ法で堆積させた後、図９に示すように公知の異
方性ドライエッチングを用いてゲート電極側壁にサイド
ウォール１１１を形成する。さらに、このゲート電極と
サイドウォール１１１をマスクとして接合の深いソース
１１２・ドレイン１１３を公知のイオン打ち込み法で形
成し、抵抗を下げる。具体的には砒素を濃度が約５×１
０²⁰／cm³になるようにイオン打ち込みする。

【００３２】最後に、基板表面を洗浄した後、図６のよ
うに、基板全体に層間絶縁膜１１をＣＶＤ法で堆積し、
続いて熱処理を加え、表面を平坦化する。具体的には、
最初に不純物を含まない酸化膜を１００ｎｍ程度堆積
し、その上にボロンとリンを高濃度で含む酸化膜を堆積
して、熱処理を加えリフローさせる。このとき打ち込ま
れた不純物も活性化される。そして、絶縁膜１１にコン
タクト孔を開口し、公知の選択ＣＶＤ法でタングステン
などの金属を埋め戻した後、配線１３を形成し、本発明
のトランジスタが完成する。

【００３３】（実施例３）図１０は、本発明の一実施例
に基づくＭＯＳトランジスタの素子断面図である。本実
施例では素子領域表面にあらかじめシリコン酸化膜を形
成しておき、その上に堆積した窒化膜に溝を形成してシ
リコン酸化膜を露出させ、そこに堆積した金属とでシリ
サイド化反応を起こさせる点に特徴がある。本実施例
は、溝ゲートではない通常のＭＯＳトランジスタで微細
なメタルゲートを形成する一例となっている。

【００３４】ここで１１は層間絶縁膜、１２はコンタク
ト孔を埋める金属、１３は配線、３１はｐ型シリコン基
板、３２はｐ型ウェル領域、３３は素子間分離酸化膜、
３４はシリコン酸化膜（ゲート絶縁膜）、３５は素子間
分離を向上させる高濃度不純物領域、８１はチタンシリ
サイド、９１はタングステン、１０１，１１２はｎ型不
純物領域（ソース）、１０２，１１３はｎ型不純物領域
（ドレイン）、１１１はゲート側壁サイドウォール（シ
リコン酸化膜）である。

【００３５】以下、ｎチャネルについて本実施例のＭＯ
Ｓトランジスタの製造方法を説明する。実施例１と同様
に、ｐチャネルについても、相補型の回路についても同
様に製造可能である。

【００３６】基板表面にシリコン窒化膜を堆積するまで
の処理は実施例２と全く同様である。そして図１１
（Ａ）のように、シリコン窒化膜４２に溝を開口する。
この際、溝底面にはシリコン窒化膜４２を堆積する前に
素子領域表面に形成したシリコン酸化膜３４が露出して
いる点が実施例２とは異なる。つまり、本実施例で製造
するＭＯＳトランジスタはチャネルよりも深いところに
ソース・ドレインの接合が存在することになり、溝形成
プロセスを用いてはいるものの、トランジスタの構造は
従来の通常構造のＭＯＳトランジスタと同じである。

【００３７】続いて、実施例２と同様に、基板全面にチ
タンを堆積し、熱処理を加えると、図１１（Ｂ）に示す
ように、溝底部に上から順にチタン酸化膜８２，未反応
のチタン膜７１，チタンシリサイド膜８１，シリコン酸
化膜３４の４層からなる積層膜構造が形成される。過酸
化水素を用いて未反応のチタン７１を除去し、チタンシ
リサイド膜８１を露出させ、公知のタングステンの選択
成長法を用いて、チタンシリサイド膜８１上にだけタン
グステンを選択的に成長させてから、シリコン窒化膜４
２を除去し、図１１（Ｃ）に示すように、ゲート電極を
マスクにしてウェル領域３２と導電型の異なる不純物を
公知のイオン打ち込み法でウェル領域に導入するのも実
施例２と同様である。

【００３８】以下、サイドウォールの形成，ソース・ド
レインのイオン打ち込み，熱処理による不純物の活性
化，層間絶縁膜の堆積，コンタクトの形成，配線を実施
例２と同様に行うと、図１０に示した本発明のトランジ
スタが完成する。

【００３９】

【発明の効果】本発明によれば、タングステンの選択成
長という公知の技術を用いて、しかも、酸化膜上のよう
に原理的にはタングステンの成長が起こらない物質の上
に、金属膜を選択的に成長させることができる。この金
属膜をゲート電極とし、あらかじめ形成しておいた酸化
膜をゲート酸化膜とすることで、ＭＯＳトランジスタを
製造することができる。しかも、基板上に形成した溝を
利用するために、自己整合的に微細なゲート電極が形成
され、さらには、その溝をシリコン基板にも形成するこ
とで、ソース・ドレインが完全に分離した、微細化して
もパンチスルーが起こらないＭＯＳトランジスタを製造
することができる。

【図面の簡単な説明】

【図１】本発明による溝ゲートＭＯＳトランジスタの一
実施例を示す断面図。

【図２】従来の溝ゲートＭＯＳトランジスタの例を示す
断面図。

【図３】図１の溝ゲートＭＯＳトランジスタの製造工程
を示す断面図。

【図４】図１の溝ゲートＭＯＳトランジスタの製造工程
を示す断面図。

【図５】図１の溝ゲートＭＯＳトランジスタの製造工程
を示す断面図。

【図６】本発明による溝ゲートＭＯＳトランジスタの一
実施例を示す断面図。

【図７】図６のＭＯＳトランジスタの製造工程を示す断
面図。

【図８】図６のＭＯＳトランジスタの製造工程を示す断
面図。

【図９】図６のＭＯＳトランジスタの製造工程を示す断
面図。

【図１０】本発明によるＭＯＳトランジスタの一実施例
を示す断面図。

【図１１】図１０のＭＯＳトランジスタの製造工程を示
す断面図。

【符号の説明】

１１…層間絶縁膜、１２…金属、１３…配線、３１…ｐ
型シリコン基板、３２…ｐ型ウェル領域、３３…素子間
分離酸化膜、３５…高濃度不純物領域、３６…ｎ型不純
物領域、４１…多結晶シリコン、４２…窒化膜、６１…
窒化膜サイドウォール、６３…酸化膜、９１…タングス
テン。

Claims

【特許請求の範囲】

【請求項１】半導体基板に、各素子を電気的に分離する
ための絶縁膜を成長させる工程と，基板とは導電型の異
なる不純物領域を形成する工程と，前記不純物領域への
引き出し電極を形成する工程と，前記引き出し電極の側
壁にシリコン窒化膜を形成する工程と，前記引き出し電
極と前記シリコン窒化膜をマスクにして基板に溝を形成
し、前記溝により前記不純物領域を二分する工程と，前
記溝部にシリコン酸化膜を形成する工程と，その上に金
属膜を堆積しゲート電極に相当する部分を覆う金属膜を
残してそれ以外の金属膜を除去する工程と，前記金属膜
と前記シリコン酸化膜を反応させて前記金属膜と前記シ
リコン酸化膜の界面にシリサイド膜を形成する工程と，
未反応の金属膜と金属酸化膜を除去する工程と，露出し
たシリサイド膜上に選択的に前記金属膜を形成して前記
ゲート電極とする工程と，配線層の下地となる層間絶縁
膜を堆積する工程と，前記層間絶縁膜に孔を開けて半導
体基板，ゲート電極，基板とは導電型の異なる不純物領
域の導電層を露出させる工程と，配線層を形成する工程
からなることを特徴とする半導体装置の製造方法。
【請求項２】半導体基板に、第１導電型の不純物を含む
ウェル領域と第２導電型の不純物を含むウェル領域を複
数個形成する工程と，各素子を電気的に分離するための
絶縁膜を成長させる工程と，前記半導体基板の表面に第
１絶縁膜を形成する工程と，その上にシリコン窒化膜を
形成する工程と，前記第１絶縁膜と前記シリコン窒化膜
に溝を開口しシリコン基板にも溝を掘る工程と，溝底面
にシリコン酸化膜を形成する工程と，その上に金属膜を
堆積する工程と，前記金属膜と前記シリコン酸化膜を反
応させて前記金属膜と前記シリコン酸化膜の界面にシリ
サイド膜を形成する工程と，未反応の金属膜と金属酸化
膜を除去する工程と，露出したシリサイド膜上に選択的
に金属膜を形成してゲート電極とする工程と，溝を形成
した前記シリコン窒化膜を除去する工程と，前記ゲート
電極をマスクにして前記ウェル領域とは導電型の異なる
不純物層を前記ウェル領域内に形成する工程と，配線層
の下地となる層間絶縁膜を堆積する工程と，前記層間絶
縁膜に孔を開けて半導体基板，ゲート電極，ウェル領域
とは導電型の異なる不純物を含む領域等の導電層を露出
させる工程と，配線層を形成する工程からなることを特
徴とする半導体装置の製造方法。
【請求項３】半導体基板に、第１導電型の不純物を含む
ウェル領域と第２導電型の不純物を含むウェル領域を複
数個形成する工程と，各素子を電気的に分離するための
絶縁膜を成長させる工程と，前記半導体基板の表面にシ
リコン酸化膜を形成する工程と，その上にシリコン窒化
膜を形成する工程と，前記シリコン窒化膜に溝を開口し
前記シリコン酸化膜を露出する工程と，その上に金属膜
を堆積する工程と，前記金属膜と前記シリコン酸化膜を
反応させて前記金属膜と前記シリコン酸化膜の界面にシ
リサイド膜を形成する工程と，未反応の金属膜と金属酸
化膜を除去する工程と，露出したシリサイド膜上に選択
的に前記金属膜を形成してゲート電極とする工程と，溝
を形成した前記窒化膜を除去する工程と，前記ゲート電
極をマスクにして前記ウェル領域とは導電型の異なる不
純物層を前記ウェル領域内に形成する工程と，配線層の
下地となる層間絶縁膜を堆積する工程と，前記層間絶縁
膜に孔を開けて半導体基板，ゲート電極，ウェル領域と
は導電型の異なる不純物を含む領域等の導電層を露出さ
せる工程と，配線層を形成する工程からなることを特徴
とする半導体装置の製造方法。
【請求項４】請求項１，２または３において、前記シリ
コン酸化膜と反応して界面に前記シリサイド膜を形成す
る金属膜がチタンである半導体装置の製造方法。
【請求項５】請求項１，２または３において、前記シリ
コン酸化膜と反応して界面に前記シリサイド膜を形成す
る金属膜がバナジウムである半導体装置の製造方法。
【請求項６】請求項１，２または３において、前記シリ
コン酸化膜と反応して界面にシリサイド膜を形成する金
属膜がジルコニウムである半導体装置の製造方法。
【請求項７】請求項１，２または３において、前記シリ
コン酸化膜と反応して界面にシリサイド膜を形成する金
属膜がニオブである半導体装置の製造方法。
【請求項８】請求項１，２または３において、前記シリ
コン酸化膜と反応して界面にシリサイド膜を形成する金
属膜がハフニウムである半導体装置の製造方法。