JPS59105721A - デジタル位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、第１のパルス信号を同期基準信号として用い
、このパルス信号と位相が非同期の関係如ある第２のパ
ルス信号の位相を高い精度で第１のパルス信号の位相に
同期させるようにしたデジタル位相同期回路に関する。

従来例の構成とその問題点 デジタル信号を処理する回路システムでは、デジタルデ
ータを同期処理するために、回路／ステム全体の動作を
制御する同期制御マスククロックパルスが用いられてい
る。したがって、この回路システムの外部から入力され
る入力データの取り込みのタイミングは、マスタクロッ
クパルスによって決定される入力データの取り込みタイ
ミングの位相と入力データの位相との関係で決定される
。

ところで、入力データの変化点のタイミングを高い精度
でとらえるためには、マスタクロックツ々ルスの周波数
を高めてクロノクレ−トヲ小さくすればよいのでヲノる
が、マスタクロックツくルスの周波数は、予め、回路シ
ステムに適合する値に定められており、この値をむやみ
に変更することはできない。このため、入力データの取
り込みのためにのみ用いる専用クロックパルスジェネレ
ータを回路システムに付加することが考えられる。しか
しながら、このような専用の機能の付加は１回路システ
ムの構成面あるいは経済面などからみて好ましいことで
はない７１例えば、従来の回路システムが、外部から周
期的に送られてぐる入力パルス信号のケ−Ｆりのタイミ
ングに対して、回路システムの動作を制御するマスタク
ロックパルスの立上りのタイミングが常に同期していな
ければならないものである場合に、両パルスの位相に同
期関係が成立していないと位相差が生じるばかりでなく
、この位相差が変動するところとなり、パルス入力信号
の取り込みのタイミングに誤差が生じる。

第１図は、上記の位相差について説明するためノ図でア
リ、図中１ｖＩｃ−マスタクロックパルス、ＤｌＮは入
力パルス信号（入力データ）である。

すなわち、入カバルスＭＣの立上りエツジ寸でか、入力
パルス信号Ｄ１Ｎの取り込みのタイミング誤差となる回
路システムは、図示するように、位相差Ｐｄが生じる。

また、この位相差Ｐｄの最大値。

すなわち、最大位相差ＰｄｍａＸは、クロックレートＣ
Ｒと等しくなる。したがって、この回路システムでは、
入力パルス信号ＤＩＮの取り込みのタイミング誤差は零
から最大位相差Ｐｄｍａｘまでの範囲ととなり、入力パ
ルス信号ＤＩＨの入力周期ごとにこの範囲内で取り込み
のタイミングが変動する。このように、従来の回路シス
テムでは、入力データの取り込みのタイミングに常時変
動する誤差が存在し、このことによって回路システムの
動作に悪影響の及ぼされるおそれがあった。

発明の目的 本発明は、マスタクロックパルスの周波数を高めること
、あるいは、専用のクロックジェネレータを付加するこ
となどの対策を施すことなく、入力データを取り込むタ
イミングの分解能を向上させ、入力データの取り込みの
タイミング誤差を低減することのできるデジタル位相同
期回路の提供を目的とするものである。

発明の構成 本発明のデジタル位相同期回路は、同期基準信号となる
第１のパルスと、同第１のパルス位相に対して特定の関
係をもたないマスクタロツクパルスと同相のクロックパ
ルスと、このクロックパルスから所定の位相差で順次位
相シフトさせた所定相数のパルス群よりなる第２のパル
スが入力される選択回路を備え、同選択回路で前記第２
のパルス中で、前記第１のパルスの位相に最も近接した
位相関係にあるパルスを選択し、同選択パルスと同期し
た信号を出力信号として出力させるものであり、上記第
２パルスを構成するパルス群の、各パルス間の位相差が
入力データを取り込むタイミングの分解能となり、この
位相差内に入力データ取り込みのタイミング誤差を抑え
ることができる。

実施例の説明 第２図は、本発明のデジタル位相同期回路の構成を示す
図であり、図示するように、デジタル信号を処理する回
路システムのマスタクロックパルスと同位相のクロック
パルスφ。全基準にして。

所定の位相差Δφで順次位相がシフトしたｎ相のパルス
φ１．φ２〜φｎを作るだめのｎ個の位相遅延回路２１
．２２〜２ｎと、これらのパルスと前記のクロックパル
スが被選択信号として入力され、一方、端子３に印加さ
れる入力パルス信号が最適位相選択用の同期基準信号と
して入力される選択回路４とを具備し、被選択信号であ
る」二記のクロックパルスφ。ならびに位相シフトされ
たｎ相のパルスφ１　、φ２〜軸の中で、同１υ１基準
信号の位相に対して最も接近した位相関係にあるパルス
を、新たなマスタクロックパルスとして端子６に出力す
る構成となっている。

第３図は、第２図で示す本発明のデジタル位相同期回路
における各パルスの位相関係を示す図である。図示する
ように、マスククロックパルスＭＣｐとクロックパルス
φ。とは同相であり、φ。

とφ１．φ１とφ２、φ２とφ３との間にはそれぞれ位
相差Δφがある。たとえば、第２図の端子３を経て選択
回路４に入力される入力パルス信号Ｌ）１Ｎの位相関係
が図示するものであり、その立−１ニリエノジがパルス
φ２とφ３の立上りエツジの間に存在するものとすると
、選択回路４の端子６には、パルスφ３が出力され、こ
れが回路システムへの新たなマスタクロックパルスとし
て印加される。したがって、このようにして発生させた
新たなマスククロックパルスと入力パルス信号Ｄ１Ｎと
の位相差Ｐｄは極めて小さくなり、甘だ、最大位相差Ｐ
ｄｍａＸもΔφ　と等しいものとなる。

なお、次の周期に入力される入力パルス信号の位相が仮
りにΔφだけ進んでいるとすると、最適位相のパルスと
してパルスφ２が選択され、新たなマスククロクパルス
トシてパルスφ２が出力される。したがって、入力パル
ス信号ＤＩＮと新たなマスタクロ、クバルスとの位相差
は、常にΔφの範囲内に保たれる。

第４図は、第２図で示した選択回路の具体的な回路構成
を例示する図であり、クロックパルスφ。

ならびに位相シフトパルスφ１．φ２〜φ。が印加され
る端子６０，６１．６２〜６ｎが一方の入力端子に結合
され、４ＡＮＤグー）７０，７１．７２〜７ｎ、リセッ
ト端子Ｈに入力パルス信号ＤＩＮが加えられ、クロック
端子ＣＫＫＡＮＤゲート７０゜了１，７２〜７ｎの出力
が結合され、Ｄ端子が共通接続されたＤフリッフリロッ
プ８０，８１．８２〜８ｎ、一方の入力端子が各Ｄフリ
ップフロップの出力端子に接続され、他方の入力端子が
φ。、φ１φ２〜φ。の印加端子６０，６１．６２〜６
ｎに接続されたＡＮＤＮＯゲート、９１，９２〜９ｎ、
これらのＡＮＤゲートの出力が入力端子に加えられるＮ
ＯＲゲート１ｏおよびＤフリップフロ８０．８１．８２
〜８ｎの出力Ｑが入力端子に結合されるＮＯＲゲート１
１とで構成されている。なお、Ｄフリップフロップ８０
．８１，８２〜８ｎの反転出力ＱはＡＮＤＮＯゲート　
、　７１　、７２〜７ｎの他方の入力端子に結合され、
また、ＮＯＲゲート１１の出力端子はＤフリップフロッ
プ８０，８１．８２−８　ｎのＤ入力端子り。、Ｄｌ、
Ｄ２〜Ｄｎに結合されている。

以上のように構成された選択回路において、端子３のレ
ベルが零レベル”０′°であるときに目、全てのＤフリ
ップフロップはリセットされており、出力Ｑは０′°で
ある。したがって、全てのＡＮＤゲートの出力レベルは
ｏ“となり、一方、ＮＯＲゲー）１０の出力レベルは１
″となる。ところで、入力端子３に同期基準信号となる
入力パルス信号ＤＩＮが加わると、その立上り工・ノジ
でＤフリップフロップのリセットが解除される。このと
き、Ｄフリップフロップ８０．８１．８２〜８ｎの出力
。はｌ。＋＋であるため、ＮＯＲゲート１１の出力レベ
ルは゛１″であり、全てのりフリ・ノフ゛フロップの入
力端子Ｄ０、Ｄｌ、Ｄ２〜Ｄｎの論理レベルは１′′に
保持されている。

上記の入力パルス信号Ｄ１Ｎの位相に対して、例えば、
パルスφ３が最も近接し、入カッ（パルスイ言号Ｄ　の
立上りエツジの直後に）＜パルスφ３が立上るＮ ものとすると、このタイミングでＤフ’Ｊ　ｙブフロン
プ８３のクロックレベルが°１“となりとなり、その出
力Ｑ３が＋　１１＋１反転出力Ｑ３が０°“となる。そ
して、反転出力Ｑ３が゛０パとなることによってＡＮＤ
ＮＯゲートの出力レベルがゞ′０″となり、Ｄフリップ
フロップ８３の出力レベルは上記の論理レベルに固定さ
れる。この状態の成立によって、ＡＮＤゲ〜ト９３には
、ノ（ルスφ３と同相の出力が生じ、一方、ＮＯＲゲー
ト１０には、ＡＮＤＮＯゲートの出力と同期関係にある
逆相の出力信号があられれる。なお、他のＤフリップ７
０ツブの出力レベルは、Ｄフリップフロップ８３の出力
Ｑが１″′となることによって、ＮＯＲゲート１１の出
力レベルが０“となり、Ｄ入力端子の入力レベルがＯ°
′となるた屹、○′°の状態に保持され続ける。

このようにして、入力パルス信号Ｄ１Ｎの位相に最も接
近したパルスφ３が選択され、出力端子５には新たなマ
スククロックパル、スとして、パルスφ３に同期した出
力パルス信号が得られる。

ところで、図示する回路では、出力端子５に繋るゲート
がＮＯＲゲートであるため、出力パルス信号の位相がパ
ルスφ３の位相とは逆相となったが、このゲートをＯＲ
ゲートとするならば、パルスφ３と同相の出力パルス信
号を得ることができる。なお、選択回路に供給され、被
選択信号となる位相シフトパルスの相数ｎは、 として与えられるものであり、回路システムに要求され
る取り込みのタイミングの分解能、すなわち位相差Δφ
の設定に応じて決定されるものとなる。寸だ、分解能の
変更は、回路システムの動作には影響しない。このため
、必要に応じて分解能を変更してよく、仮りに、位相差
Δφをゲート遅延で得ているときには、ゲート段数の変
更で所望の位相差Δφを得て分解能を定めればよい。

以上説明してきた、本発明のデジタル位相同期回路の適
用が可能な回路システムの１例として、テレビジョン受
像機における１Ｈメモリ使用の水平同期制御回路につい
て説明する。この回路では。

マスタクロックパルスＭＣｐとして、副搬送波の４倍の
周波数（１４，４ＭＨｚ　）のパルスが用いられ、これ
が１Ｈメモリへの外部入力信号のランチパルスとなって
いる。また、ＩＨメモリにメモリ開始タイミングを与え
る同期基準パルスは、外部入力信号である水平同期パル
スであり、１Ｈメモリへのビデオ信号の取り込みタイミ
ングは、水平同期パルスのエッヂで与えている。しかも
、水平方向の完全な位相同期を保つためにｉｔ、水平周
期毎に水平同期パルスのエツジから一定の時間を保って
１Ｈメモリへのビデオ信号メモリ開始タイミングを与え
る必要がある。

ところで、白黒放送やビデオデツキからのビデオ信号を
１Ｈメモリへラッチする場合、ラッチパルストするマス
タクロックパルス（１４，４ＭＨ２）と水平同期パルス
との位相間には同期関係がないため、両パルスの間には
、最大位相差Ｐｄｍａｘがマスタクロックパルスのクロ
ックレート（７０ナノ秒）に等しい位相差が生じること
になる。したがって、１Ｈメモリへのメモリ開始タイミ
ング誤差が、零から７０ナノ秒の間で常に変動すること
になり、このタイミング誤差が、視覚で認識できる水平
方向の画面のゆらぎとしてあられれる。このような回路
システムに、本発明のデジタル位相同期回路を適用し、
たとえば、ｎ−１６の条件を設定するものとすると１位
相差Δφは４．３７５ナノ秒となり、回路システムにお
けるマスタクロックパルスと水平同期パルス間の最大位
相差は６ナノ秒以下となる。この範囲のメモリ開始タイ
ミング誤差による画面のゆらきは実用上問題となるもの
ではない。さらに、本発明全適用した場合には、水平同
期パルスのジッタに対しても、Δφの分解能で位相同ｌ
υ１作用が生じるため、画質の向上もはかられる。

発明の効果 本発明のデジタル位相同期回路は、デジタル信号を処理
する回路システムのマスククロックパルス周波数の変更
あるいは専用のクロックジェネレータの月別をなすこと
なく１位相同期分解能を飛躍的に向上させ入力データの
取り込みのタイミング誤差を殆んど零に近い値にまで低
減させることを可能にするものであり、従来の回路シス
テムに存在した不都合を確実に排除することができる。

１だ、本発明のデジタル位相同期回路は、その構成が半
導体集積回路化に適したものとなっている。

しだがって、デジタル信号を処理する回路システムとと
もに、単一の半導体基板内へ集積化するならば、極めて
高性能の回路システムを半導体集積回路として実現する
ことができる。さらに、本発明のデジタル位相同期回路
では、周囲温度変化あるいはこの回路の製作条件のばら
つきなどにより、位相差Δφの絶対値が変動しても、こ
のことによって位相同期機能が損われることｄ、なく、
安定な回路動作が実行される。すなわち、位相差Δφの
絶対値に変動が生じた場合、分解能が変化するものの、
選択回路では、同期基準信号の位相に最も近接した位相
関係にあるパルスが選択される動作が変ることなく実行
されるため１回路システｌ、全体の動作も安定なものと
なる。

【図面の簡単な説明】

第１図は、デジタル信号を処理する従来の回路システム
ニオケルマスククロックパルスト入カハルス信号との間
の位相差を説明するだめのタイミング図、第２図は、本
発明のデジタル位相同期回路を示すブロック図、第３図
は、同回路の動作を説明するためのタイミング図、第４
図は、本発明のデジタル位相同期回路で、最適位相を選
択する選択回路の構成を示す図である。 １・・・・・・クロックジェネレータ、２１−２２〜２
ｎ・・・・・位相遅延回路、３・・・・・・同期基準信
号を印加する端子、４・・・・・選択回路、６・・・・
新たなマスククロックパルスが出力される端子、６０．
６１．６２〜６ｎ・・・・・・被選択パルスの印加端子
、７ｏ、７１．７２〜７ｎ　、９０，９１．９２〜９　
ｎ　・・−Ａ　Ｎ　Ｄゲート、８Ｑ、８１，８２〜８ｎ
・・・・・・Ｄフリップフｌコツプ、１０．１１　・・
・・Ｎ　ＯＩｔゲート、。 代理人の氏名　弁理士　中　尾　敏　男　ほか１毛彫　
２　図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 同期基準信号となる第１のパルスと、同第１のパルスの
   位相と特定関係をもたないマスタクロックパルスもしく
   はこれと同相のパルスならびに、これらのいずれかを所
   定の位相差で順次位相シフトさせた所定の相数のパルス
   群よりなる第２のパルスが入力される選択回路を備え、
   同選択回路で前記第２のパルス中で、前記第１のパルス
   の位相に最も近接した位相関係のパルスを選択し、同選
   択パルスと同期したパルスを出力信号として出力させる
   ことを特徴とするデジタル位相同期回路。