JPS6245240A - デイジタル信号同期回路 - Google Patents

デイジタル信号同期回路

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Publication number
JPS6245240A
JPS6245240A JP60184187A JP18418785A JPS6245240A JP S6245240 A JPS6245240 A JP S6245240A JP 60184187 A JP60184187 A JP 60184187A JP 18418785 A JP18418785 A JP 18418785A JP S6245240 A JPS6245240 A JP S6245240A
Authority
JP
Japan
Prior art keywords
signal
frequency
output
circuit
clock
Prior art date
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Pending
Application number
JP60184187A
Other languages
English (en)
Inventor
Seiichi Murahashi
村橋 誠一
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
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Publication of JPS6245240A publication Critical patent/JPS6245240A/ja
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  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、入力信号から抽出したクロックとクロック発
生器から生成したクロックとの同期化を行うだめのディ
ジタル信号同期回路に関する。
〔発明の背景〕
従来のディジタル信号同期回路のブロック図を第2図に
示す。図において11は固定周波数発振器、12は遅延
回路、13はセレクタ、14は位相比較器、15は制御
パルス発生器、16.17は4分周器、18は2πA検
出用位相比較器である。
この従来回路は、特開昭59−229947号公報に記
載のように入力信号SinのN倍の周波数を持つ発振器
11の出力を遅延回路12に入力し、その    。
出力がセレクタ13によって選択されたときその出力を
4分周器16で4分周したものを、同期クロック出力B
outとしている。
この方式においては、ハードウェア規模が大きく、また
入力信号のN倍の周波数を用いるために高速化に適さな
いという問題点があった。
〔発明の目的〕
本発明の目的は、上記した従来技術の欠点をなくシ、回
路のノー−ドウエア規模を小さくし高速化に適したディ
ジタル信号同期回路を提供することにある。
〔発明の概要〕
本発明は、発振器および人力信号の周波数を2し、これ
らの信号の位相差を検出する回路を付加し、該回路の出
力により入力信号の周波数を/とする回路より作られる
2つのタイミングのりち1つのタイミングを選択する構
成とすることにより上記目的を達成しようとするもので
ある。
〔発明の実施例〕
以下1本発明の一実施例を第1図により詳細に説明する
。本実施例においてはN=10としているが他の整数で
もよい。第1図において、21は受信データRDiをラ
ッチするクリップ70ツブ、22 、25は位相比較回
路% 24はセレクタ。
25は717ツプフロング21の出力信号を同期クロッ
ク信号でラッチする7リツグ70ング、26は発振器の
周波数をイ。にしたクロック信号で2ツテするフリップ
70ツブである。
次に動作を第6図のメイムチャートにより説明する。R
CLKl 、 RCLK2 、 RCLK Sは入力ク
ロック信号の周波数を/にしたものであり、 RCLK
B1 、 RCLKB2は同様に/にしたものである。
受信データRDiはRCLKlに同期してフリップフロ
ップ21に入力し、  RCLKB2によってラッテさ
れこの出力信号をRD2とする。位相比較回路22゜2
3にはRCLKBと発振器の周波数をイ。にしたクロッ
ク信号5cLK1 、5CLK2を入力し、選択信号S
ELを得る。この選択信号13KLが“H“の場合は、
RCLKlの1サイクル期間中のRCLKB1信号51
.52のうち信号52を選択し、同様に“L”の場合は
61を選択する。このようにすることにより、信号51
 、32のうち常に5CLK1からタイミングとして離
れている方のクロック信号EELCLKを選択する。こ
のことにより7リツプ70ツブ25の出力信号f9Do
を5CLK1で確実にラッチすることができる。第3図
においては選択信号511iLが“H“になる場合を示
したが、“L“になる場合も同様の動作となる。
〔発明の効果〕
本発明によれば、−・−ドウエア規模の減少を達成する
ことができ、また発振器の周波数を伝送路のクロックの
周波数と同一にできるため高速化に適している。
【図面の簡単な説明】
第1図は本発明によるディジタル信号同期回路の一実施
例を示す回路図、第2図は従来のディジタル信号同期回
路のブロック図、第3図は本発明による回路の動作を説
明するためのメイムテヤートである。 21・・・7 Uノブ70ング 22.25・・・位相比較回路 24・・・セレクタ 25.26・・・フリップフロップ 1、−2 \;

Claims (1)

  1. 【特許請求の範囲】 発振器の出力と伝送路から抽出した入力信号の位相合わ
    せを行なうディジタル信号同期回路において、 (a)発振器および入力信号の周波数を1/NにするN
    分周回路と、上記N分周回路の出力を 入力し信号の位相差を検出する位相比較回 路と、 (b)入力信号の周波数を2/Nにする2/N分周回路
    と、上記位相比較回路の出力を制御信号と し、N分周回路の出力信号の1サイクル中 に2回“1”になるタイミングを持つ4分周回路の出力
    信号のうちいずれか一方を選択 する選択回路とを有することを特徴とする ディジタル信号同期回路。
JP60184187A 1985-08-23 1985-08-23 デイジタル信号同期回路 Pending JPS6245240A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003104404A (ja) * 2001-09-28 2003-04-09 Aoki Technical Laboratory Inc 樹脂製チューブ状容器及びそのプリフォーム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003104404A (ja) * 2001-09-28 2003-04-09 Aoki Technical Laboratory Inc 樹脂製チューブ状容器及びそのプリフォーム
US7402333B2 (en) 2001-09-28 2008-07-22 A.K. Technical Laboratory, Inc. Tube-like plastic container and preform therefor

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