JPS5897841A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS5897841A
JPS5897841A JP56196488A JP19648881A JPS5897841A JP S5897841 A JPS5897841 A JP S5897841A JP 56196488 A JP56196488 A JP 56196488A JP 19648881 A JP19648881 A JP 19648881A JP S5897841 A JPS5897841 A JP S5897841A
Authority
JP
Japan
Prior art keywords
emitter
check pattern
region
aperture
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56196488A
Other languages
English (en)
Inventor
Shuji Kanamori
金森 修二
Masao Honjo
本城 眞佐雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP56196488A priority Critical patent/JPS5897841A/ja
Publication of JPS5897841A publication Critical patent/JPS5897841A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54453Marks applied to semiconductor devices or parts for use prior to dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置に関し、特に超高周波微細素子のチ
ェ、クパターンに−するものである。
超高周波用のトランジスタは、その特性上の要求からベ
ース、エミッタ間距離やエミ、り幅ヲ狭くすると同時に
拡散深さを浅くする必要がある。
このため、エミッタ不純物を含んだ多結晶シリコンをエ
ミッタ拡散源として使う技術が知られている。又、二定
ツタ及びペースが微細パターンであることから引出し電
極構造になっておシ、このため、ウェハースの段進工程
での特性チェックのためにチェックパターンが会費であ
る。
第1図(a)、Φ)は従来用いられているチェックパタ
ーンの正面図及びA−A’方向構造断面図である。すな
わち、N型基板1にチェックパターン部のペース領域と
なるP型不純物領域3′ を選択拡散法によシ形成する
。このベース領域形成は、熱拡散法よシもイオン注入法
によ〕不純物拡散を行った方が浅い接合を安定に形成す
ることができる。
次に、N型エミッタ不純物を含んだ多結晶シリコンNJ
I6’  よシ拡散を行うことによシチェックパターン
部のN型エミッタ領域7′ が形成され、NPN型トラ
ンジスタ構造が得られる。このチェックパターンによシ
1、ウニ11−ス製造工程での逆耐電圧、直流電流増幅
率hFFi 等の電気的特性を確認することができ、途
中工程での品質管理を行うことができる。
第2図(a)〜(1)は従来のチェ、クパターンを有す
る素子部の脚造工穣を示す構造断Wi図である。す&1
)ち、N11#−導体&&1主111Kj8縁駿化展2
をマスクとして選択拡散法によシペース領域3を形成す
る。このときのベース接合深さを〜IP相度とするため
、イオン注入法が用いられる。次に、肥縁酸化農4を成
長するわけだが、このときベース接合が大きく動かない
ために極力低温で成長するのが望ましい(第2図(C)
)。
チェックパターンのベース領域社、第2図(ロ)によシ
絶縁駿化膜2を開孔し、素子部と同時にイオン注入によ
1形成される。第2図(d)は写真蝕刻法によシエミッ
タ領域のための開孔を絶縁ji4に施したところである
。チェックパターン部のエミッタ用開孔も同時に形成さ
れている。超高周波トランジスタの工れ、ツタ幅は〜l
pm程度である。従って、抜は幅のコントロールが非常
に難しいため歩留りはこの工程で決定される。これに比
しチェ、クパターンのエミッタ領域紘探針による測定を
可能にするため、数+μmと大きい。そζで、エミッタ
形成用の絶縁酸化j[4に形成されるチェックパターン
部の開孔も大壷い。この倉め、A−、’−オ素子111
0エイツタ用一孔が鉋けていなくて1、チェックパター
ン部のそれ紘簡単に抜けることになシ、この結果素子部
の特性歩留シを推定するの拡不可能である。
次にエミッタ拡散源となるNg不純物を含んだ多結晶シ
リコン層5を形成しく第2図(e) ) 、写真蝕刻法
によシエミッタ闘孔部を覆う所定のパターンの多結晶シ
リコン層6を形成する・(第2図(f))。
このときのエツチング方法は、ウェットエッチよシもド
ライエッチの方が抜は幅バラツキが小さいため用いられ
ている。
112図@紘、チェックパターンによシミ魚釣特性を測
定しながら所定のエミッタ接合を有するエミッタ領域7
を形成している所である。このときのエミッタ開孔窓は
抜けがばらついているがチェックパターンでは、特性バ
ラツキを推定できない。
第2図(h)はベースコンタクト用の窓あけを行った所
、第2図(り社エミッタ、ベー ス11&8,9t−形
成した所である。
以上のように1超高周波トランジスタは〜1μm程度の
エミツタ幅で複数のスリットを有してお)、エミッタ形
成工程での抜は輻コントロールが離しいにもかかわらず
、チェックパターン部のエミッタ用一孔が大きいために
素子部の電気的特性をチェックパターンによシ検出でき
ず、との結果、歩留シが低迷していた。
本発明の目的は、従来の製造方法でチェックパターンの
構造を変えることによシ途中工程での歩留シを検出する
ことが可能なチェックパターンを有する半導体装置を提
供することになる。
すなわち本発明によるチェックパターン紘、素子部のエ
ミッタ領域と#1ぼ同じ幅を有する領域を格子状に設け
たもので、以下図面←よシ本発明を詳述する。
第3図(a)、0))紘本発明の一実施例を示すチェッ
クパターンの正面図及びA−^方向構造断面図である。
図中、多結晶シリコン60の直下は格子形の工きツタ開
孔部を有している。このときのエミッタ幅鉱素子部のそ
れと同じである。すなわち、jI2図と同様な製法でベ
ース領域30を有する基板lO上に絶縁酸化1!40を
形成し、エミッタ川霧孔形成と同時にチェックパターン
部KM孔を施す。このとき、チェックパターン部の開孔
の幅を素子部のエミッタ用開孔と同じ幅に設計し、かつ
第3図(a)のように格子状にする。チェックパターン
部の開孔な格子状にするのは、通常チェックパターン部
が素子部よシもその面積が小さいため、エミッタ周囲長
を大きくして素子部の電流層I@率bFI特性尋によシ
近い特性として素子部の電気的特性を検知するためであ
る。また、絢定用の探針は多結晶シリコン層60にあて
れによい。この多結晶シリコン層60を拡散源としてエ
ミッタ領域70を形成する。
従って、素子部のエミッタ領域が抜けていなければチェ
ックパターンでもエミッタ細孔がなされずにオープン状
態となるため、電゛気的特性が不可能となシ抜は状1の
確動が可能である。また、ウェハース内での特性バラツ
キも推定することが可能となる。さらに、素子部と同じ
エミツタ幅を有している丸めエミッタ・ベース接合の曲
率は等しくなシ、従来のチェックパターンと素子部の電
気的特性相関バラツキが小さくなるため積置の良いコン
トロールが可能となる。
以上、NPNトランジスタによシ本実施例を説明し九が
PNP )ランジスタでも同・様であることは言うまで
もない。
【図面の簡単な説明】
111図(a)、(b)は従来のチェックパターン部の
平面図およびh−R方向断面図でおる。第2図(a)乃
至(i)#i超為周波用トランジスタの素子部を示す製
造工程断向図である。第3図(a)、Φ)は本発明の一
実施例を示すチェックパターン部の平面図およびA−A
@方向断面図である。 1・・・P蓋基板(コレクタ)、2,4,40・・・・
・艶縁酸化婁、3・・・素子部のベース領域、3’、3
0ζ・・チェックパターン部のベース領域、5・・・多
結晶シリコン層、6・・・素子部のエミッタ用多結晶シ
リコン層、6.60・・・チェックパターン部のエミッ
タ用多結晶シリコン層、7・・・素子部のエミッタ領域
、7’、70・・・チェックパターン部のエミッタ領域
、8・・・エミッタ電極、9・・・ベース電極。 (α) (bン CC) (il) (e) <j) (g) (L) !#2 図

Claims (1)

    【特許請求の範囲】
  1. 不純物を有する多結晶半導体層下の絶縁〜に設けられた
    周孔が素子部の多結晶半導体層下の絶縁層に設けられた
    それと#よは同じ幅を有し、かつ格子状に設けられてい
    るチェックパターンを有することを特徴とする半導体装
    置。
JP56196488A 1981-12-07 1981-12-07 半導体装置 Pending JPS5897841A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56196488A JPS5897841A (ja) 1981-12-07 1981-12-07 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56196488A JPS5897841A (ja) 1981-12-07 1981-12-07 半導体装置

Publications (1)

Publication Number Publication Date
JPS5897841A true JPS5897841A (ja) 1983-06-10

Family

ID=16358609

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56196488A Pending JPS5897841A (ja) 1981-12-07 1981-12-07 半導体装置

Country Status (1)

Country Link
JP (1) JPS5897841A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS492485A (ja) * 1972-04-19 1974-01-10
JPS5099271A (ja) * 1973-12-28 1975-08-06

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS492485A (ja) * 1972-04-19 1974-01-10
JPS5099271A (ja) * 1973-12-28 1975-08-06

Similar Documents

Publication Publication Date Title
US4997775A (en) Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor
JPS5897841A (ja) 半導体装置
JPH0425028A (ja) 半導体装置の製造方法
JP2956760B2 (ja) 半導体装置及びその製造方法
JP2000252290A (ja) 半導体装置とその製造方法
JP3463456B2 (ja) プロセス評価素子
JP3001340B2 (ja) バイポーラ集積回路の製造方法
JP2817184B2 (ja) 半導体装置の製造方法
JPS6246565A (ja) 半導体装置の製造方法
JPS6151938A (ja) 半導体メモリ−
JPS60251674A (ja) サブサ−フエスツエナ−ダイオ−ド
JPH03131037A (ja) 半導体装置の製造方法
JPH0620072B2 (ja) 半導体装置の製造方法
JPS60180165A (ja) 半導体集積回路装置
JPS63249370A (ja) 半導体装置およびその製造方法
JPS58220471A (ja) ラテラル・トランジスタ
JPS633461A (ja) 半導体装置
JPH0611054B2 (ja) 半導体装置の製造方法
JPS6129172A (ja) 半導体装置の製造方法
JPS6068652A (ja) 半導体素子の製造方法
JPS62156867A (ja) 半導体装置の製造方法
JPS59207638A (ja) 半導体装置
JPS61161762A (ja) 半導体装置及びその製造方法
JPS59145570A (ja) 横型バイポ−ラトランジスタおよびその製造方法
JPH04309232A (ja) バイポーラトランジスタ及びその製造方法