JPH0611054B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0611054B2 JPH0611054B2 JP60254670A JP25467085A JPH0611054B2 JP H0611054 B2 JPH0611054 B2 JP H0611054B2 JP 60254670 A JP60254670 A JP 60254670A JP 25467085 A JP25467085 A JP 25467085A JP H0611054 B2 JPH0611054 B2 JP H0611054B2
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- JP
- Japan
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- oxide
- layer
- oxidation resistant
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- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に半導体基板
上に選択酸化分離膜により分離したウォールドベースと
ウォールドエミッタを形成するバイポーラトランジスタ
を有する半導体装置の製造方法に関する。
上に選択酸化分離膜により分離したウォールドベースと
ウォールドエミッタを形成するバイポーラトランジスタ
を有する半導体装置の製造方法に関する。
従来のバイポーラ型トランジスタ、特にＮウェル層をコ
レクタ層として酸化物分離技術を用いたウォールドベー
ス、ウォールドエミッタを有するバイポーラ型トランジ
スタの製造方法として、第３図（ａ）〜（ｃ）に示すよ
うな、ＰＳＡ(Polysilicon Self Align)プロセスが提案
されている（Ｋ．Okada et al.“ＰＳＡ−Ａ Approach
for Bipolar LSI”in IEEE vol. SC-13.No.5 Oct.197
8,P693）。
レクタ層として酸化物分離技術を用いたウォールドベー
ス、ウォールドエミッタを有するバイポーラ型トランジ
スタの製造方法として、第３図（ａ）〜（ｃ）に示すよ
うな、ＰＳＡ(Polysilicon Self Align)プロセスが提案
されている（Ｋ．Okada et al.“ＰＳＡ−Ａ Approach
for Bipolar LSI”in IEEE vol. SC-13.No.5 Oct.197
8,P693）。
この製造方法は、先ず同図（ａ）のように、Ｐ型シリコ
ン基板２１に、リン等のＮ型不純物をイオン注入しかつ
これを熱拡散してＮウェル層２２を形成し、その上でＮ
ウェル層２２のベース形成領域及びコレクタ電極引出部
上に夫々パッドシリコン酸化膜２３と、シリコン窒化膜
等の耐酸化膜２４を設け、選択酸化処理を行って酸化分
離膜、いわゆるＬＯＣＯＳ膜２５を形成する。
ン基板２１に、リン等のＮ型不純物をイオン注入しかつ
これを熱拡散してＮウェル層２２を形成し、その上でＮ
ウェル層２２のベース形成領域及びコレクタ電極引出部
上に夫々パッドシリコン酸化膜２３と、シリコン窒化膜
等の耐酸化膜２４を設け、選択酸化処理を行って酸化分
離膜、いわゆるＬＯＣＯＳ膜２５を形成する。
次に、同図（ｂ）のように、コレクタ電極引出部にフォ
トレジスト２６を被着してこれをマスクした上で、ベー
ス形成領域にボロンをイオン注入してＰ型ベース層２７
を形成する。
トレジスト２６を被着してこれをマスクした上で、ベー
ス形成領域にボロンをイオン注入してＰ型ベース層２７
を形成する。
しかる上で、同図（ｃ）のように、前記シリコン窒化膜
２４およびパッドシリコン酸化膜２３を順次除去し、全
面にポリシリコン膜２８を被着してこれを選択酸化して
ポリシリコン酸化膜２９を形成する。そして、このポリ
シリコン膜２８を介してＮ型高濃度不純物を基板に導入
し、Ｎ型エミッタ層３０およびコレクタ層３１を形成す
る。その後、図示は省略するが、全面に白金をスパッタ
法等により被着し、所定条件で熱処理してポリシリコン
表面に白金シリサイド層をオーミック電極として形成す
る。未反応の白金は、エッチング除去し、これによりバ
イポーラトランジスタが構成される。
２４およびパッドシリコン酸化膜２３を順次除去し、全
面にポリシリコン膜２８を被着してこれを選択酸化して
ポリシリコン酸化膜２９を形成する。そして、このポリ
シリコン膜２８を介してＮ型高濃度不純物を基板に導入
し、Ｎ型エミッタ層３０およびコレクタ層３１を形成す
る。その後、図示は省略するが、全面に白金をスパッタ
法等により被着し、所定条件で熱処理してポリシリコン
表面に白金シリサイド層をオーミック電極として形成す
る。未反応の白金は、エッチング除去し、これによりバ
イポーラトランジスタが構成される。
上述した従来の製造方法では、シリコン基板２１の表面
を選択酸化して酸化分離膜２後を形成しているため、第
４図に拡大図示するように、両者の界面にリン濃度の高
い部分、つまりパイルアップ部３２が発生する。このた
め、後工程のボロンのイオン注入により酸化分離膜２５
にウォールドにベース層２７を形成した場合、酸化分離
膜２５に沿ったベース接合部の点Ｃ２は浅くなり、バー
ズビーク先端からベース接合部までの距離１２は非常に
短くなる。更に、パッド酸化膜２３を除去すると距離１
２はますます短くなり、Ｎ型エミッタ層３０を形成する
と、酸化分離膜２５に沿ったベース幅ｗ２は極端に小さ
くなってパンチスルーを生じ易くなる。場合によって
は、パッド酸化膜２３のエッチングをオーバすると、コ
レクタ・エミッタ間リークが発生する。
を選択酸化して酸化分離膜２後を形成しているため、第
４図に拡大図示するように、両者の界面にリン濃度の高
い部分、つまりパイルアップ部３２が発生する。このた
め、後工程のボロンのイオン注入により酸化分離膜２５
にウォールドにベース層２７を形成した場合、酸化分離
膜２５に沿ったベース接合部の点Ｃ２は浅くなり、バー
ズビーク先端からベース接合部までの距離１２は非常に
短くなる。更に、パッド酸化膜２３を除去すると距離１
２はますます短くなり、Ｎ型エミッタ層３０を形成する
と、酸化分離膜２５に沿ったベース幅ｗ２は極端に小さ
くなってパンチスルーを生じ易くなる。場合によって
は、パッド酸化膜２３のエッチングをオーバすると、コ
レクタ・エミッタ間リークが発生する。
このため、この製造方法で形成したバイポーラ型トラン
ジスタでは、コレクタ−エミッタ間のリークが発生し易
く、トランジスタ特性が不安定となり、かつ半導体装置
の製造歩留の低下および品質の低下をもたらすという問
題がある。
ジスタでは、コレクタ−エミッタ間のリークが発生し易
く、トランジスタ特性が不安定となり、かつ半導体装置
の製造歩留の低下および品質の低下をもたらすという問
題がある。
本発明の半導体装置の製造方法は、コレクタ−エミッタ
間リークおよびパンチスルーを抑制して特性の安定なバ
イポーラ型トランジスタを形成するものである。
間リークおよびパンチスルーを抑制して特性の安定なバ
イポーラ型トランジスタを形成するものである。
本発明の半導体装置の製造方法は、半導体基板に耐酸化
膜をマスクにした選択酸化法により酸化分離膜を薄く形
成する工程と、前記耐酸化膜を薄くエッチングしかつこ
の耐酸化膜を通して不純物をイオン注入してベース層を
形成する工程と、前記耐酸化膜をマスクにして再度選択
酸化を行ない前記酸化分離膜を所望の厚さにまで成長さ
せる工程と、この酸化分離膜に接してエミッタ層を形成
する工程とを含んでいる。
膜をマスクにした選択酸化法により酸化分離膜を薄く形
成する工程と、前記耐酸化膜を薄くエッチングしかつこ
の耐酸化膜を通して不純物をイオン注入してベース層を
形成する工程と、前記耐酸化膜をマスクにして再度選択
酸化を行ない前記酸化分離膜を所望の厚さにまで成長さ
せる工程と、この酸化分離膜に接してエミッタ層を形成
する工程とを含んでいる。
次に、本発明を図面を参照して説明する。
第１図（ａ）〜（ｄ）は、本発明をＮ型ウェル層をコレ
クタ層としたバイポーラ型トランジスタに適用した実施
例を、その製造工程順に示す断面図である。
クタ層としたバイポーラ型トランジスタに適用した実施
例を、その製造工程順に示す断面図である。
先ず、同図（ａ）のように、Ｐ型シリコン基板１にリン
等のＮ型不純物を選択的にイオン注入しかつこれを熱拡
散してＮウェル層２を形成する。更に、ベース形成領域
およびコレクタ電極引出部にパッド酸化膜３及びシリコ
ン窒化膜からなる耐酸化膜４を形成し、これをマスクと
した選択酸化法によりシリコン基板上に酸化分離膜５を
形成する。この場合、酸化分離膜５の厚さは後工程のベ
ース形成ボロンイオン注入のマスクになる程度の厚さと
し、本来形成すべき厚さよりも薄く形成しておく。
等のＮ型不純物を選択的にイオン注入しかつこれを熱拡
散してＮウェル層２を形成する。更に、ベース形成領域
およびコレクタ電極引出部にパッド酸化膜３及びシリコ
ン窒化膜からなる耐酸化膜４を形成し、これをマスクと
した選択酸化法によりシリコン基板上に酸化分離膜５を
形成する。この場合、酸化分離膜５の厚さは後工程のベ
ース形成ボロンイオン注入のマスクになる程度の厚さと
し、本来形成すべき厚さよりも薄く形成しておく。
次いで、同図（ｂ）のように、例えば熱リン酸を用いウ
ェット法にて全面エッチングしてシリコン窒化膜４の膜
厚を低減させ薄いシリコン窒化膜４ａとする。そして、
コレクタ電極引出部にフォトレジスト６を被着してこれ
を覆った上で、ベース形成領域にボロンをイオン注入に
より導入してＰ型ベース層７を形成する。このとき、前
記シリコン窒化膜４は1000Åを200Å程度にまで厚さを
低減させておき、その分ボロンのイオン注入エネルギを
従来よりも低減させてベースの接合深さがこれまでと同
じになるように調整する。
ェット法にて全面エッチングしてシリコン窒化膜４の膜
厚を低減させ薄いシリコン窒化膜４ａとする。そして、
コレクタ電極引出部にフォトレジスト６を被着してこれ
を覆った上で、ベース形成領域にボロンをイオン注入に
より導入してＰ型ベース層７を形成する。このとき、前
記シリコン窒化膜４は1000Åを200Å程度にまで厚さを
低減させておき、その分ボロンのイオン注入エネルギを
従来よりも低減させてベースの接合深さがこれまでと同
じになるように調整する。
次いで、同図（ｃ）のように、前記シリコン窒化膜４ａ
を再度マスクに用いて選択酸化を行い、前記酸化分離膜
５を更に酸化させ、これを本来必要とする厚さにまで成
長させて酸化分離膜５ａを形成する。
を再度マスクに用いて選択酸化を行い、前記酸化分離膜
５を更に酸化させ、これを本来必要とする厚さにまで成
長させて酸化分離膜５ａを形成する。
次に、同図（ｄ）のように、シリコン窒化膜４ａおよび
パッド酸化膜３を順次除去した後、ＣＶＤ法等によりポ
リシリコン膜８を被着し、選択酸化法を用いてポリシリ
コン酸化膜９を形成する。そして、このポリシリコン膜
８を介して高濃度にＮ型不純物を基板に導入し、Ｎ型エ
ミッタ層１０およびコレクタ層１１を形成する。
パッド酸化膜３を順次除去した後、ＣＶＤ法等によりポ
リシリコン膜８を被着し、選択酸化法を用いてポリシリ
コン酸化膜９を形成する。そして、このポリシリコン膜
８を介して高濃度にＮ型不純物を基板に導入し、Ｎ型エ
ミッタ層１０およびコレクタ層１１を形成する。
以下、図示を省略するが、全面に白金を被着し、シリサ
イド反応によって白金シリサイド電極を形成し、未反応
の白金をエッチング除去することにより、バイポーラ型
トランジスタを完成できる。
イド反応によって白金シリサイド電極を形成し、未反応
の白金をエッチング除去することにより、バイポーラ型
トランジスタを完成できる。
したがって、このような製造方法のバイポーラ型トラン
ジスタによれば、第１図（ｂ）の工程でベース層７を形
成した状態では、第２図（ａ）に拡大図示するように、
酸化分離膜５は従来よりも薄く形成した状態にあるの
で、酸化分離膜５のバーズビークの角度はこれまでより
も小さくなり、Ｎ型ウェル層２とベース層７との接合点
Ｃ１は従来よりも深くなり、バーズビーク先端Ａ１から
接合点Ｃ１までの距離１１は従来の距離１２よりも長く
なる。
ジスタによれば、第１図（ｂ）の工程でベース層７を形
成した状態では、第２図（ａ）に拡大図示するように、
酸化分離膜５は従来よりも薄く形成した状態にあるの
で、酸化分離膜５のバーズビークの角度はこれまでより
も小さくなり、Ｎ型ウェル層２とベース層７との接合点
Ｃ１は従来よりも深くなり、バーズビーク先端Ａ１から
接合点Ｃ１までの距離１１は従来の距離１２よりも長く
なる。
更に、第１図（ｃ）の工程では、第２図（ｂ）のよう
に、シリコン窒化膜４ａが薄く形成されているため、酸
化分離膜５ａが成長されたときにはバーズビークがシリ
コン窒化膜４ａの内側に形成され易くなる。このため、
バーズビーク先端はＡ１点からＡ１ａ点に移動し、これ
とともにベースの接合点もＣ１からＣ１ａに移動する。
したがって、バーズビーク先端Ａ１ａと接合点Ｃ１ａと
の距離は１１ａとなり、前記距離１１よりも更に長くな
る。
に、シリコン窒化膜４ａが薄く形成されているため、酸
化分離膜５ａが成長されたときにはバーズビークがシリ
コン窒化膜４ａの内側に形成され易くなる。このため、
バーズビーク先端はＡ１点からＡ１ａ点に移動し、これ
とともにベースの接合点もＣ１からＣ１ａに移動する。
したがって、バーズビーク先端Ａ１ａと接合点Ｃ１ａと
の距離は１１ａとなり、前記距離１１よりも更に長くな
る。
なお、図中、１２はパイルアップ部である。
これにより、後工程でのパッド酸化膜３等のエッチング
に際しても十分なマージンが得られ、エミッタを多少深
くまで形成しても、広いベース幅ｗ１を確保でき、コレ
クタ−エミッタ間リーク不良やパンチスルーを生ずるこ
とはなく、耐圧の向上およびトランジスタの歩留の向上
を達成できる。
に際しても十分なマージンが得られ、エミッタを多少深
くまで形成しても、広いベース幅ｗ１を確保でき、コレ
クタ−エミッタ間リーク不良やパンチスルーを生ずるこ
とはなく、耐圧の向上およびトランジスタの歩留の向上
を達成できる。
なお、本発明方法により構成したトランジスタと、従来
方法で構成したトランジスタとを比較したパラメータお
よび2000個並列に接続した時の歩留を次表に示す。
方法で構成したトランジスタとを比較したパラメータお
よび2000個並列に接続した時の歩留を次表に示す。
これから、ＢＶＣＥＯおよびトランジスタ歩留のいずれ
においても、本発明方法では大幅に改善されていること
が判る。
においても、本発明方法では大幅に改善されていること
が判る。
ここで、前記実施例ではＮウェルをコレクタに構成した
トランジスタについて説明したが、Ｎ型エピタキシャル
層にコレクタを構成したもの、或いはエミッタ形成を酸
化膜メルトスルーを利用したリン拡散で行っているもの
でも同様に適用することができる。
トランジスタについて説明したが、Ｎ型エピタキシャル
層にコレクタを構成したもの、或いはエミッタ形成を酸
化膜メルトスルーを利用したリン拡散で行っているもの
でも同様に適用することができる。
以上説明したように本発明は、半導体基板に耐酸化膜を
マスクにした選択酸化法で酸化分離膜を薄く形成する工
程と、前記耐酸化膜を薄くエッチングしかつこの耐酸化
膜を通して不純物をイオン注入してベース層を形成する
工程と、前記耐酸化膜をマスクにして再度選択酸化を行
ない前記酸化分離膜を所要の厚さにまで成長させる工程
と、この酸化分離膜に接してエミッタ層を形成する工程
とを含んでいるので、酸化分離膜に沿うベース層幅の距
離を大きくすることができ、これによりトランジスタの
コレクタ−エミッタ間リークおよびパンチスルーの発生
を抑制でき、トランジスタ特性を安定して高信頼性でか
つ高歩留の半導体装置を容易に製造することができる。
マスクにした選択酸化法で酸化分離膜を薄く形成する工
程と、前記耐酸化膜を薄くエッチングしかつこの耐酸化
膜を通して不純物をイオン注入してベース層を形成する
工程と、前記耐酸化膜をマスクにして再度選択酸化を行
ない前記酸化分離膜を所要の厚さにまで成長させる工程
と、この酸化分離膜に接してエミッタ層を形成する工程
とを含んでいるので、酸化分離膜に沿うベース層幅の距
離を大きくすることができ、これによりトランジスタの
コレクタ−エミッタ間リークおよびパンチスルーの発生
を抑制でき、トランジスタ特性を安定して高信頼性でか
つ高歩留の半導体装置を容易に製造することができる。
第１図（ａ）〜（ｄ）は本発明の製造方法を工程順に示
す断面図、第２図（ａ），（ｂ）は本発明方法の効果を
説明するための拡大断面図、第３図（ａ）〜（ｃ）は従
来の製造方法を工程順に示す断面図、第４図は従来の不
具合を説明するための一部拡大図である。 １，２１……Ｐ型シリコン基板、２，２２……Ｎウェル
層、３，２３……パッド酸化膜、４，４ａ，２４……シ
リコン窒化膜、５，５ａ，２５……酸化分離膜、６，１
６……フォトレジスト膜、７，２７……ベース層、８，
２８……ポリシリコン膜、９，２９……酸化膜、１０，
３０……エミッタ層、１１，３１……コレクタ層、１
２，３２……パイルアップ部。
す断面図、第２図（ａ），（ｂ）は本発明方法の効果を
説明するための拡大断面図、第３図（ａ）〜（ｃ）は従
来の製造方法を工程順に示す断面図、第４図は従来の不
具合を説明するための一部拡大図である。 １，２１……Ｐ型シリコン基板、２，２２……Ｎウェル
層、３，２３……パッド酸化膜、４，４ａ，２４……シ
リコン窒化膜、５，５ａ，２５……酸化分離膜、６，１
６……フォトレジスト膜、７，２７……ベース層、８，
２８……ポリシリコン膜、９，２９……酸化膜、１０，
３０……エミッタ層、１１，３１……コレクタ層、１
２，３２……パイルアップ部。
Claims (1)
- 【請求項１】所要パターンに形成した耐酸化膜をマスク
にし、半導体基板の表面を選択酸化して薄い酸化分離膜
を形成する工程と、前記耐酸化膜を薄くエッチングしか
つこの耐酸化膜を通して前記半導体基板に不純物をイオ
ン注入してベース層を形成する工程と、薄くされた前記
耐酸化膜をマスクにして再度選択酸化を行い前記酸化分
離膜を所望の厚さにまで成長させる工程と、この酸化分
離膜に接して前記半導体基板にエミッタ層を形成する工
程とを含んでウォールドベース・ウォールドエミッタ型
のバイポーラトランジスタを形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254670A JPH0611054B2 (ja) | 1985-11-15 | 1985-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254670A JPH0611054B2 (ja) | 1985-11-15 | 1985-11-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62115770A JPS62115770A (ja) | 1987-05-27 |
| JPH0611054B2 true JPH0611054B2 (ja) | 1994-02-09 |
Family
ID=17268228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60254670A Expired - Lifetime JPH0611054B2 (ja) | 1985-11-15 | 1985-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611054B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122722A (ja) * | 1982-01-14 | 1983-07-21 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-11-15 JP JP60254670A patent/JPH0611054B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62115770A (ja) | 1987-05-27 |
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