JPH05868B2 - - Google Patents
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- JPH05868B2 JPH05868B2 JP57101349A JP10134982A JPH05868B2 JP H05868 B2 JPH05868 B2 JP H05868B2 JP 57101349 A JP57101349 A JP 57101349A JP 10134982 A JP10134982 A JP 10134982A JP H05868 B2 JPH05868 B2 JP H05868B2
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- gate polysilicon
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- integrated circuit
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
この発明は、半導体集積回路の製造方法に関
し、とくにシリコン（Si）ゲートMOS型集積回
路の製造方法に関するものである。
し、とくにシリコン（Si）ゲートMOS型集積回
路の製造方法に関するものである。
従来のSiゲートMOS型集積回路およびその製
造方法につき、第１図を参照して説明する。第１
図において、１はシリコンSi基板、３はSi基板１
上にゲート酸化膜２を介して形成されたゲートポ
リシリコン、４および５はゲート部両側のSi基板
１に形成したソースおよびドレイン拡散層であ
る。
造方法につき、第１図を参照して説明する。第１
図において、１はシリコンSi基板、３はSi基板１
上にゲート酸化膜２を介して形成されたゲートポ
リシリコン、４および５はゲート部両側のSi基板
１に形成したソースおよびドレイン拡散層であ
る。
前述のようなSiゲートMOS型集積回路は、ゲ
ートポリシリコンを拡散に対するマスクとしたセ
ルフアライン方式で、ソース・ドレイン拡散層
４，５をSi基板１に形成している。
ートポリシリコンを拡散に対するマスクとしたセ
ルフアライン方式で、ソース・ドレイン拡散層
４，５をSi基板１に形成している。
しかし、第１図に示すSiゲートMOS型集積回
路は、ソース・ドレイン拡散層４，５がゲート部
下の外端部に前記拡散層の深さと同程度に横方向
に拡がり、重なり部分６，７ができるため、いわ
ゆるシヨートチヤンネル効果を惹起しゲートとド
レインまたはソース間の寄生容量によつて動作速
度を遅くし、トランジスタ特性を不安定にする要
因となつている。
路は、ソース・ドレイン拡散層４，５がゲート部
下の外端部に前記拡散層の深さと同程度に横方向
に拡がり、重なり部分６，７ができるため、いわ
ゆるシヨートチヤンネル効果を惹起しゲートとド
レインまたはソース間の寄生容量によつて動作速
度を遅くし、トランジスタ特性を不安定にする要
因となつている。
この発明は、前述した事情にかんがみてなされ
たもので、ゲートポリシリコンの側面に絶縁膜を
形成し、ゲート部下へのソース・ドレイン拡散層
の拡がりを抑制することにより、動作速度が速
く、トランジスタ特性がよいSiゲートMOS型集
積回路を得ることができる半導体集積回路の製造
方法を提供することを目的とする。
たもので、ゲートポリシリコンの側面に絶縁膜を
形成し、ゲート部下へのソース・ドレイン拡散層
の拡がりを抑制することにより、動作速度が速
く、トランジスタ特性がよいSiゲートMOS型集
積回路を得ることができる半導体集積回路の製造
方法を提供することを目的とする。
以下、この発明の一実施例につき第２図ないし
第４図を参照して説明する。
第４図を参照して説明する。
まず、第２図に示すように、Si基板１１である
ウエハ上にゲート酸化後、表面全体に不純物ドー
プポリシリコンを堆積させ、その御にホトリソグ
ラフイを行ない、パターニングして、Si基板１１
上にゲート酸化膜１２とゲートポリシリコン１３
を有するゲート部を形成する。次に、減圧CVD
法でリンシリケートガラス（PSG）膜１８をSi基
板１１の全表面に形成する。このPSG膜１８の
形成は、反応圧力１気圧以下、好ましくは約１〜
10-2Torr、反応温度約400℃でSiH4とO2とPH3ガ
スを反応させて形成する。次にこれを１％HF液
などの希HF液に浸漬して、第３図に示すよう
に、ゲートポリシリコン１３の側面のみが露出
し、その他の部分がエツチングされずに残る程度
のライトエツチングを行なう。前述した成長温度
400℃程度のSiH4−O2系の減圧CVD法で形成し
たPSG膜１８は、下地に段差部がある時には、
その側面の膜質が他の部分に比べて悪く、HF液
によるエツチング速度が他の部分よりも格段に速
くなるため、第３図に示す構造のものが得られ
る。次に、熱酸化を行なつて、ゲートポリシリコ
ン１３の側面のみにSiO2膜からなる絶縁膜１９
を形成し、その後、HF系液で前記PSG膜１８を
除去する。この場合に、PSG膜１８よりも前記
絶縁膜１９は、格段にエツチング速度が遅いの
で、エツチングされずに残り、第４図に示す構造
となる。さらにその後、ゲートポリシリコン１３
と絶縁膜１９を拡散マスクとする通常のセルフア
ライン法で、ソース・ドレイン拡散層１４，１５
を形成する。この場合に、第４図に示すように、
絶縁膜１９の外端のＳ，Ｄ点から横方向拡散が始
まるので、ゲート部下のポリシリコン１３とソー
ス・ドレイン拡散層１４，１５との重なり部分１
６、１７を小さくすることができる。
ウエハ上にゲート酸化後、表面全体に不純物ドー
プポリシリコンを堆積させ、その御にホトリソグ
ラフイを行ない、パターニングして、Si基板１１
上にゲート酸化膜１２とゲートポリシリコン１３
を有するゲート部を形成する。次に、減圧CVD
法でリンシリケートガラス（PSG）膜１８をSi基
板１１の全表面に形成する。このPSG膜１８の
形成は、反応圧力１気圧以下、好ましくは約１〜
10-2Torr、反応温度約400℃でSiH4とO2とPH3ガ
スを反応させて形成する。次にこれを１％HF液
などの希HF液に浸漬して、第３図に示すよう
に、ゲートポリシリコン１３の側面のみが露出
し、その他の部分がエツチングされずに残る程度
のライトエツチングを行なう。前述した成長温度
400℃程度のSiH4−O2系の減圧CVD法で形成し
たPSG膜１８は、下地に段差部がある時には、
その側面の膜質が他の部分に比べて悪く、HF液
によるエツチング速度が他の部分よりも格段に速
くなるため、第３図に示す構造のものが得られ
る。次に、熱酸化を行なつて、ゲートポリシリコ
ン１３の側面のみにSiO2膜からなる絶縁膜１９
を形成し、その後、HF系液で前記PSG膜１８を
除去する。この場合に、PSG膜１８よりも前記
絶縁膜１９は、格段にエツチング速度が遅いの
で、エツチングされずに残り、第４図に示す構造
となる。さらにその後、ゲートポリシリコン１３
と絶縁膜１９を拡散マスクとする通常のセルフア
ライン法で、ソース・ドレイン拡散層１４，１５
を形成する。この場合に、第４図に示すように、
絶縁膜１９の外端のＳ，Ｄ点から横方向拡散が始
まるので、ゲート部下のポリシリコン１３とソー
ス・ドレイン拡散層１４，１５との重なり部分１
６、１７を小さくすることができる。
なお、前述した実施例の減圧CVD法による
PSG膜１８の代りに、この発明は、１〜10-2
Torrの圧力下でSiH4−N2Ｏガスに50KHz〜
13.56MHzの高周波電圧を印加して形成されるプ
ラズマCVD法によるSiO2膜を用いても、同様に
実施できる。
PSG膜１８の代りに、この発明は、１〜10-2
Torrの圧力下でSiH4−N2Ｏガスに50KHz〜
13.56MHzの高周波電圧を印加して形成されるプ
ラズマCVD法によるSiO2膜を用いても、同様に
実施できる。
以上説明したように、この発明によれば、ゲー
トポリシリコンの側面にゲート部下への拡散層の
拡がり抑制用の絶縁膜を形成したもので、前記ゲ
ートポリシリコン（ゲート部）とソース・ドレイ
ン拡散層との重なり部分を、従来のものに比べて
小さくでき、いわゆるシヨートチヤンネル効果が
小さくなり、トランジスタ特性が安定し、寄生容
量が減り動作速度が向上し、さらにゲート部の端
部でのゲート酸化膜の絶縁劣化を防止できるとい
う効果がある。さらにこの発明によれば、ソー
ス・ドレイン形成予定領域の基板表面をリンシリ
ケートガラス膜もしくはシリコン酸化膜のマスク
層で覆つた状態で、ゲートポリシリコンの側面に
絶縁膜を熱酸化で形成したもので、この絶縁膜の
形成時、ソース・ドレイン形成予定領域上は殆ど
酸化されず、不必要な酸化膜形成に伴う弊害、例
えば結晶欠陥の発生や金属汚染の基板中への侵入
などを防ぐことができるという効果がある。ま
た、ソース・ドレイン拡散層形成後ゲート側面を
熱酸化し、この時ソース・ドレイン拡散層上にマ
スクがない方法では、前記熱酸化時、ソース・ド
レイン拡散層表面の高濃度不純物領域が酸化さ
れ、不純物の一部が酸化膜中に取り込まれてしま
いソース・ドレイン拡散層の抵抗値が高くなつて
しまうが、ゲートポリシリコン側面を熱酸化して
からソース・ドレイン拡散層を形成するこの発明
の方法によれば、ソース・ドレイン拡散層の不純
物濃度がゲート側面の熱酸化に影響を受けること
はなく、ソース・ドレイン拡散層の不純物濃度を
自由に設定でき、充分低抵抗なソース・ドレイン
拡散層を形成できる効果がある。
トポリシリコンの側面にゲート部下への拡散層の
拡がり抑制用の絶縁膜を形成したもので、前記ゲ
ートポリシリコン（ゲート部）とソース・ドレイ
ン拡散層との重なり部分を、従来のものに比べて
小さくでき、いわゆるシヨートチヤンネル効果が
小さくなり、トランジスタ特性が安定し、寄生容
量が減り動作速度が向上し、さらにゲート部の端
部でのゲート酸化膜の絶縁劣化を防止できるとい
う効果がある。さらにこの発明によれば、ソー
ス・ドレイン形成予定領域の基板表面をリンシリ
ケートガラス膜もしくはシリコン酸化膜のマスク
層で覆つた状態で、ゲートポリシリコンの側面に
絶縁膜を熱酸化で形成したもので、この絶縁膜の
形成時、ソース・ドレイン形成予定領域上は殆ど
酸化されず、不必要な酸化膜形成に伴う弊害、例
えば結晶欠陥の発生や金属汚染の基板中への侵入
などを防ぐことができるという効果がある。ま
た、ソース・ドレイン拡散層形成後ゲート側面を
熱酸化し、この時ソース・ドレイン拡散層上にマ
スクがない方法では、前記熱酸化時、ソース・ド
レイン拡散層表面の高濃度不純物領域が酸化さ
れ、不純物の一部が酸化膜中に取り込まれてしま
いソース・ドレイン拡散層の抵抗値が高くなつて
しまうが、ゲートポリシリコン側面を熱酸化して
からソース・ドレイン拡散層を形成するこの発明
の方法によれば、ソース・ドレイン拡散層の不純
物濃度がゲート側面の熱酸化に影響を受けること
はなく、ソース・ドレイン拡散層の不純物濃度を
自由に設定でき、充分低抵抗なソース・ドレイン
拡散層を形成できる効果がある。
第１図は従来のSiゲートMOS型集積回路のゲ
ート部およびその付近の断面図、第２図，第３
図，第４図はこの発明の一実施例によるSiゲート
MOS型集積回路の製造方法を工程順に示すゲー
ト部およびその付近の断面図である。 １１……Si基板、１２……ゲート酸化膜、１３
……ゲートポリシリコン、１４，１５……ソー
ス・ドレイン拡散層、１６，１７……重なり部
分、１８……PSG膜、１９……絶縁膜。
ート部およびその付近の断面図、第２図，第３
図，第４図はこの発明の一実施例によるSiゲート
MOS型集積回路の製造方法を工程順に示すゲー
ト部およびその付近の断面図である。 １１……Si基板、１２……ゲート酸化膜、１３
……ゲートポリシリコン、１４，１５……ソー
ス・ドレイン拡散層、１６，１７……重なり部
分、１８……PSG膜、１９……絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ シリコンゲートMOS型集積回路の製造に当
り、シリコン基板上にゲートポリシリコンを形成
する工程と、 前記シリコン基板上および前記ゲートポリシリ
コン上をリンシリケートガラス膜もしくはシリコ
ン酸化膜で覆う工程と、 選択エツチングを行ない前記ゲートポリシリコ
ン側面を露出させ前記シリコン基板上および前記
ゲートポリシリコン上に前記リンシリケートガラ
ス膜もしくは前記シリコン酸化膜からなるマスク
層を残置させる工程と、 前記マスク層をマスクとして前記ゲートポリシ
リコン側面に絶縁膜を熱酸化形成する工程と、 前記ゲートポリシリコンおよび前記絶縁膜をマ
スクとしてソース・ドレイン拡散層を前記絶縁膜
両側の前記シリコン基板に形成する工程とを順次
行なうことを特徴とする半導体集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10134982A JPS58219765A (ja) | 1982-06-15 | 1982-06-15 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10134982A JPS58219765A (ja) | 1982-06-15 | 1982-06-15 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219765A JPS58219765A (ja) | 1983-12-21 |
| JPH05868B2 true JPH05868B2 (ja) | 1993-01-06 |
Family
ID=14298353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10134982A Granted JPS58219765A (ja) | 1982-06-15 | 1982-06-15 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219765A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0607658A3 (en) * | 1992-11-13 | 1995-08-30 | At & T Corp | Manufacturing of a MOSFET. |
| KR100253372B1 (ko) * | 1997-12-08 | 2000-04-15 | 김영환 | 반도체 소자 및 그 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693370A (en) * | 1979-12-26 | 1981-07-28 | Toshiba Corp | Manufacture of mos-type semiconductor device |
| JPS56162874A (en) * | 1980-05-20 | 1981-12-15 | Seiko Instr & Electronics Ltd | Manufacture of mos semiconductor device |
-
1982
- 1982-06-15 JP JP10134982A patent/JPS58219765A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693370A (en) * | 1979-12-26 | 1981-07-28 | Toshiba Corp | Manufacture of mos-type semiconductor device |
| JPS56162874A (en) * | 1980-05-20 | 1981-12-15 | Seiko Instr & Electronics Ltd | Manufacture of mos semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58219765A (ja) | 1983-12-21 |
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