JPS60163466A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60163466A JPS60163466A JP1831484A JP1831484A JPS60163466A JP S60163466 A JPS60163466 A JP S60163466A JP 1831484 A JP1831484 A JP 1831484A JP 1831484 A JP1831484 A JP 1831484A JP S60163466 A JPS60163466 A JP S60163466A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高融点金属を用いた半導体装置の製造方法に
係り、特にゲート電極の配線の短絡防止またはドレイン
近傍での電界を緩和させトランジスタの信頼性を高める
のに有効なＬ Ｄ Ｄ （ＬｉｇｈｔｌｙＤｏｐｅｄ
Ｄｒａｉｎ）構造を実現するのに好適な半導体の製造方
法に関する。
係り、特にゲート電極の配線の短絡防止またはドレイン
近傍での電界を緩和させトランジスタの信頼性を高める
のに有効なＬ Ｄ Ｄ （ＬｉｇｈｔｌｙＤｏｐｅｄ
Ｄｒａｉｎ）構造を実現するのに好適な半導体の製造方
法に関する。
従来、たとえば、タングステンやモリブデンなど高融点
金属をゲート電極とするＭＯ８型電界効果トランジスタ
を含む半導体装置の製造においては、高融点金属膜を加
工する際に、下地段差部でのエツチング残りによる配線
の短絡を防止するため、過度のエツチングを行なわなけ
ればならなかった。しかし、高融点金属膜の加工をドラ
イエツチングで行なうと、それとＳｉｎ、膜のエツチン
グ速度の比が１０倍程−であるため、過度に高融点金属
膜をエツチングするとソース・ドレイン領域上の薄いＳ
ｉｎ、膜がエツチングされ、さらにはＳｉ基板までエツ
チングされるという欠点があった。ＳＩ基板がエツチン
グされると、ソース・ドレインの実効的な接合深さにバ
ラツキを生じ。
金属をゲート電極とするＭＯ８型電界効果トランジスタ
を含む半導体装置の製造においては、高融点金属膜を加
工する際に、下地段差部でのエツチング残りによる配線
の短絡を防止するため、過度のエツチングを行なわなけ
ればならなかった。しかし、高融点金属膜の加工をドラ
イエツチングで行なうと、それとＳｉｎ、膜のエツチン
グ速度の比が１０倍程−であるため、過度に高融点金属
膜をエツチングするとソース・ドレイン領域上の薄いＳ
ｉｎ、膜がエツチングされ、さらにはＳｉ基板までエツ
チングされるという欠点があった。ＳＩ基板がエツチン
グされると、ソース・ドレインの実効的な接合深さにバ
ラツキを生じ。
トランジスタの電気特性もバラツキを持つ。また、Ｓｉ
基板が直接プラズマにさらされ、イオン衝撃を受けるた
めＳｉ基板が損傷を受け、半導体装置の信頼度が低下す
る。さらに過度にエツチングする度合によって、高融点
金属膜の加工寸法が変化するため、加工精度の向上が困
難であった。
基板が直接プラズマにさらされ、イオン衝撃を受けるた
めＳｉ基板が損傷を受け、半導体装置の信頼度が低下す
る。さらに過度にエツチングする度合によって、高融点
金属膜の加工寸法が変化するため、加工精度の向上が困
難であった。
一方、従来Ｌ ｌ） Ｄ構造を実現するためには、ゲー
ト電極を加工後、Ｓｉ３板表面に化学蒸着法（ＣＶＤ）
によりＳｉｎ、膜を形成し、異方性ドライエッチによっ
て、ゲー＋−ｉ極周辺に上記ＳｉＯ□膜を残存させると
いう方法を用いている。しかしこの方法では、異方性ド
ラ１′エツチを行なった際に、ソース・ドレイン領域の
薄いＳｉｎ、膜も除去され、Ｓｉ基板が直接イオン衝撃
さＪシＣ損傷を受けるという欠点かあ−った。また、上
記異方性ドライエッチを過度に行なうと、素子分離領域
の５ｉｎ２膜が薄くなり、配線容量の増大や１分離領域
の耐圧劣化などが生じてしまう欠点があった。
ト電極を加工後、Ｓｉ３板表面に化学蒸着法（ＣＶＤ）
によりＳｉｎ、膜を形成し、異方性ドライエッチによっ
て、ゲー＋−ｉ極周辺に上記ＳｉＯ□膜を残存させると
いう方法を用いている。しかしこの方法では、異方性ド
ラ１′エツチを行なった際に、ソース・ドレイン領域の
薄いＳｉｎ、膜も除去され、Ｓｉ基板が直接イオン衝撃
さＪシＣ損傷を受けるという欠点かあ−った。また、上
記異方性ドライエッチを過度に行なうと、素子分離領域
の５ｉｎ２膜が薄くなり、配線容量の増大や１分離領域
の耐圧劣化などが生じてしまう欠点があった。
〔発明の目的〕
本発明の目的は、上記従来の１０題を解決し、高融点金
属ゲートの配線が短絡するのを容易に防止することので
きる半導体装置の製造方法を提供することにある。本発
明の他の目的は、Ｍ ＯＳ型電界効果トランジスタのト
レイン耐圧向上の有効なＬＤＤ構造を、高融点金属をグ
ー１〜電極を用いて容易に形成できる半導体装置の製造
方法を提供することにある。
属ゲートの配線が短絡するのを容易に防止することので
きる半導体装置の製造方法を提供することにある。本発
明の他の目的は、Ｍ ＯＳ型電界効果トランジスタのト
レイン耐圧向上の有効なＬＤＤ構造を、高融点金属をグ
ー１〜電極を用いて容易に形成できる半導体装置の製造
方法を提供することにある。
高融点金属たとえばタングステンを１０００℃程度の高
温の酸素雰囲気で酸化すると、タングステンの酸化と、
その酸化物の昇華が同時に起こり、タングステン表面に
なめらかな酸化膜が形成できない。しかし酸化温度約４
００℃〜６００℃の範囲では昇華はほとんど起こらずな
めらかなタングステン酸化膜が形成できることがわかっ
た。さらに酢酸アンモニウム溶液を用いると、タングス
テン酸化膜を、タングステンＳｉｎ、に対し選択的にエ
ツチングできることがわかった。以上の現象の発見に基
づき、ゲート電極に用いる高融点金属膜の加工後、下地
段差部に残った上記高融点金属を制御性よく除去するも
のである。さらには、ゲート電極の高融点金属だけを効
率よく酸化し。
温の酸素雰囲気で酸化すると、タングステンの酸化と、
その酸化物の昇華が同時に起こり、タングステン表面に
なめらかな酸化膜が形成できない。しかし酸化温度約４
００℃〜６００℃の範囲では昇華はほとんど起こらずな
めらかなタングステン酸化膜が形成できることがわかっ
た。さらに酢酸アンモニウム溶液を用いると、タングス
テン酸化膜を、タングステンＳｉｎ、に対し選択的にエ
ツチングできることがわかった。以上の現象の発見に基
づき、ゲート電極に用いる高融点金属膜の加工後、下地
段差部に残った上記高融点金属を制御性よく除去するも
のである。さらには、ゲート電極の高融点金属だけを効
率よく酸化し。
ＬＤＩ）構造のＭＯ８型電界効果トランジスタも。
本発明によって製造される。また、高融点金属の酸化物
は９００℃ないし１０００℃以−ヒでは昇華する性質を
持っているので、半導体装置の製造において、」１記酸
化物を形成した後に」１記のような高温の熱処理を行な
う場合には、上記酸化物を除去することが必要であり、
本発明では、その除去方法も提供される。
は９００℃ないし１０００℃以−ヒでは昇華する性質を
持っているので、半導体装置の製造において、」１記酸
化物を形成した後に」１記のような高温の熱処理を行な
う場合には、上記酸化物を除去することが必要であり、
本発明では、その除去方法も提供される。
以下、本発明を実施例により詳細に説明する。
第１図は、本発明を用いてＭＯ８型電界効果トランジス
タを製造する途中の断面構造を示したものである。まず
比抵抗１０Ω・ｌのＰ型Ｓｉ基板（１０１）上に１通常
の写真蝕刻法および熱酸化法により、能動領域に２０ｎ
ｍのＳｉｎ、膜（１，０２）、素子分離領域に０．５ｐ
ｍの５ｉｎ２ （１０３）を形成した。第１図（ａ）に
示すようにそれらの絶縁膜上に、スパッタリング法によ
り０．４ μｍのタングステン膜（１０４）を形成し、
写真蝕刻法を用いてＭＯ３型電界効果１−ランジスタの
ゲート電極パターンをホトレジスト（Ｌ ０５ ）に形
成した。
タを製造する途中の断面構造を示したものである。まず
比抵抗１０Ω・ｌのＰ型Ｓｉ基板（１０１）上に１通常
の写真蝕刻法および熱酸化法により、能動領域に２０ｎ
ｍのＳｉｎ、膜（１，０２）、素子分離領域に０．５ｐ
ｍの５ｉｎ２ （１０３）を形成した。第１図（ａ）に
示すようにそれらの絶縁膜上に、スパッタリング法によ
り０．４ μｍのタングステン膜（１０４）を形成し、
写真蝕刻法を用いてＭＯ３型電界効果１−ランジスタの
ゲート電極パターンをホトレジスト（Ｌ ０５ ）に形
成した。
つぎに、ＳＦ、ガスプラズマ中で、ホトレジスト（１，
０５）マスクとしてタングステン膜（１０４）をドライ
エツチングして第１図（ｂ）に示すように、ゲート電極
（１０６）を形成した。上記ドライエツチングではタン
グステン膜（１０４）を、その膜厚をエツチングするの
に要する時間の１０％オーバーエツチングを行なった。
０５）マスクとしてタングステン膜（１０４）をドライ
エツチングして第１図（ｂ）に示すように、ゲート電極
（１０６）を形成した。上記ドライエツチングではタン
グステン膜（１０４）を、その膜厚をエツチングするの
に要する時間の１０％オーバーエツチングを行なった。
１０％のオーバーエツチングでは、能動領域と素子分離
領域の境界の段差部にタングステン膜のエツチング残り
（１０７）が生じた。こｔシはドライエツチングの異方
性のためである。エツチング残り（１，０７）をドライ
エツチングで除去するためには、約１５０％ものオーバ
エッチを行なわねばならず、このときゲート電極（１０
６）の下部以外の５ｉ０２（１０２）が完全にエツチン
グされ、さらにその下のＳｉ基板（１０１）までエツチ
ングされてしまった。したがって、本実施例ではオーバ
ーエッチを１０％とした。このときエツチング残り（１
０７）はゲート電極（１０６）と電気的に導通している
。そのため、第１図（ｂ）のまま通常の半導体装置の製
造工程によりＭＯ８型電界効果トランジスタを製造する
と、ゲート電極とソース・ドレインとが電気的に短絡し
てしまい、正常なトランジスタが得られない。本実施例
では、第１図（ｂ）の構造とした後、５００℃の０２ガ
ス中で６０分間タングステンを酸化し、第１図（ｃ）に
示すごとく、グー１〜電極（１０６）の表面およびエツ
チング残り（１０７）を、それぞれタングステン酸化物
（１０８）、（１０９）に変えた。
領域の境界の段差部にタングステン膜のエツチング残り
（１０７）が生じた。こｔシはドライエツチングの異方
性のためである。エツチング残り（１，０７）をドライ
エツチングで除去するためには、約１５０％ものオーバ
エッチを行なわねばならず、このときゲート電極（１０
６）の下部以外の５ｉ０２（１０２）が完全にエツチン
グされ、さらにその下のＳｉ基板（１０１）までエツチ
ングされてしまった。したがって、本実施例ではオーバ
ーエッチを１０％とした。このときエツチング残り（１
０７）はゲート電極（１０６）と電気的に導通している
。そのため、第１図（ｂ）のまま通常の半導体装置の製
造工程によりＭＯ８型電界効果トランジスタを製造する
と、ゲート電極とソース・ドレインとが電気的に短絡し
てしまい、正常なトランジスタが得られない。本実施例
では、第１図（ｂ）の構造とした後、５００℃の０２ガ
ス中で６０分間タングステンを酸化し、第１図（ｃ）に
示すごとく、グー１〜電極（１０６）の表面およびエツ
チング残り（１０７）を、それぞれタングステン酸化物
（１０８）、（１０９）に変えた。
その後、Ｓｉ基板（１０１）の表面からＡｓを加速電圧
８０ＫＶ、打ち込み量５Ｘ１０ｃｍ−２でイオン注入し
、ソース・ドレイン（１００）。
８０ＫＶ、打ち込み量５Ｘ１０ｃｍ−２でイオン注入し
、ソース・ドレイン（１００）。
（１１１）のｎ型不純物層を形成した。その後、タング
ステン酸化物（１０９）、（１，０８）を６０℃に加熱
した酢酸アンモニウム溶液中で除去し、第１図（ｄ）に
示す構造とした。タングステン酸化物は約９００℃の高
温で熱処理すると、昇華してしまうので、この酸化物を
除去せずに、ＣＶＤ法などで保護膜を被覆すると、上記
の高温熱処理で保護膜が破壊される。そのため１本発明
では、タングステン酸化物だけを選択的に除去した。そ
の後、通常の半導体装置の製造工程により、ＰＳＧ膜（
１１２）（リン硅酸ガラス）をＣＶＤ法により被着し、
コンタク１−穴加工、アルミニウム電極（１１３）を形
成し、ＭＯ８型電界効果１−ランジスタを製作した。こ
の１−ランジスタは、ゲート電極のソース・ドレインへ
の短絡による不良がなく、良好なＭＯ８型電界効果１ヘ
ランジスタが得られた。
ステン酸化物（１０９）、（１，０８）を６０℃に加熱
した酢酸アンモニウム溶液中で除去し、第１図（ｄ）に
示す構造とした。タングステン酸化物は約９００℃の高
温で熱処理すると、昇華してしまうので、この酸化物を
除去せずに、ＣＶＤ法などで保護膜を被覆すると、上記
の高温熱処理で保護膜が破壊される。そのため１本発明
では、タングステン酸化物だけを選択的に除去した。そ
の後、通常の半導体装置の製造工程により、ＰＳＧ膜（
１１２）（リン硅酸ガラス）をＣＶＤ法により被着し、
コンタク１−穴加工、アルミニウム電極（１１３）を形
成し、ＭＯ８型電界効果１−ランジスタを製作した。こ
の１−ランジスタは、ゲート電極のソース・ドレインへ
の短絡による不良がなく、良好なＭＯ８型電界効果１ヘ
ランジスタが得られた。
なお、本実施例と類似の製造工程で製造したグー１〜電
極の配線パターンの短絡による配線不良率と、５００℃
、０２ガス中でのタングステンの酸化時間の関係を第２
図に示す。タングステン膜のオーバエッチは上記実施例
と同じ１０％である。
極の配線パターンの短絡による配線不良率と、５００℃
、０２ガス中でのタングステンの酸化時間の関係を第２
図に示す。タングステン膜のオーバエッチは上記実施例
と同じ１０％である。
この図から、タングステン酸化を行なゎな番プオしば不
良率が９８％であるのに対し、酸化時間の増加にともな
い不良率が低下し、５０分以上の酸化を行なえば配線不
良が無くなる。
良率が９８％であるのに対し、酸化時間の増加にともな
い不良率が低下し、５０分以上の酸化を行なえば配線不
良が無くなる。
さらに他の実施例を第３図に従って説明する。
タングステン膜（３０４）を形成するまでには、第１の
実施例と同じである。その上に第３図（、）のどと＜Ｃ
ＶＤ法により０．１ μｍのＰＳＧ膜（３０５）を被着
し、ゲート電極パターンをホトレジスト（３０６）で形
成した。このＰＳＧ膜は。
実施例と同じである。その上に第３図（、）のどと＜Ｃ
ＶＤ法により０．１ μｍのＰＳＧ膜（３０５）を被着
し、ゲート電極パターンをホトレジスト（３０６）で形
成した。このＰＳＧ膜は。
ソース・ドレイン領域へのイオン打ち込みの際のチャン
ネリングによりゲート電極下部のＳｉ基板（３０１）に
イオン注入されるのを防止するためのものである。ホト
レジスト（３’０６）をマスクにして、ＣＨＦ、プラズ
マ中でＰＳＧ膜（３０５）をドライエツチングし、さら
にタングステン膜（３０４）をＳＦ、ガスプラズマ中で
、１０％のオーバエッチを行なって加工し、第３図（ｄ
）の構造を得た。ここでゲート電極（３０７）が形成さ
れるのと同時に、エツチング残り（３０８）も存在す。
ネリングによりゲート電極下部のＳｉ基板（３０１）に
イオン注入されるのを防止するためのものである。ホト
レジスト（３’０６）をマスクにして、ＣＨＦ、プラズ
マ中でＰＳＧ膜（３０５）をドライエツチングし、さら
にタングステン膜（３０４）をＳＦ、ガスプラズマ中で
、１０％のオーバエッチを行なって加工し、第３図（ｄ
）の構造を得た。ここでゲート電極（３０７）が形成さ
れるのと同時に、エツチング残り（３０８）も存在す。
つぎに、５５０°Ｃ，ｏ２ガス中で７０分間タングステ
ンを酸化し、タングステン酸化物（３０９）、（３１０
）を第３図（Ｃ）のように形成した。タングステン酸化
物（３０９）の横方向の広がりは約０．３μｍであった
。つぎにＡｓを加速電圧８０ＫｅＶ、打ち込み量５Ｘ１
０ｃｍ−２でイオン打ち込みし、ソース・ドレインのｎ
型不純物層（３］１）、（３１２）を形成した（第３図
（Ｃ））、つぎに、６０℃の酢酸アンモニウム溶液中で
タングステン酸化物（３０９） 、 （３１０）を選択
的に除去した後、Ｐを加速電圧１２５ＫＶ、打ち込み量
５ Ｘ １０１３ｒｍ−２イオン打ち込みして、ソース
・ドレイン領域に濃度が上記Ａｓ打ち込み層より低いｎ
型不純物層（３１３）、（３］４）を形成した。その後
、ゲート電極（３０７）上のＰＳＧ膜（３１５）を除去
して、第１の実施例と同じ工程を用いてＬＤＤ構造を有
するＭＯ８型電界効果トランジスタを製造した。このよ
うにして製造したチャネル長１．５μｍのトランジスタ
のドレインのアバランシェブレイクダウン電圧は、第１
の実施例のものに比べ約２ｖ向上した。
ンを酸化し、タングステン酸化物（３０９）、（３１０
）を第３図（Ｃ）のように形成した。タングステン酸化
物（３０９）の横方向の広がりは約０．３μｍであった
。つぎにＡｓを加速電圧８０ＫｅＶ、打ち込み量５Ｘ１
０ｃｍ−２でイオン打ち込みし、ソース・ドレインのｎ
型不純物層（３］１）、（３１２）を形成した（第３図
（Ｃ））、つぎに、６０℃の酢酸アンモニウム溶液中で
タングステン酸化物（３０９） 、 （３１０）を選択
的に除去した後、Ｐを加速電圧１２５ＫＶ、打ち込み量
５ Ｘ １０１３ｒｍ−２イオン打ち込みして、ソース
・ドレイン領域に濃度が上記Ａｓ打ち込み層より低いｎ
型不純物層（３１３）、（３］４）を形成した。その後
、ゲート電極（３０７）上のＰＳＧ膜（３１５）を除去
して、第１の実施例と同じ工程を用いてＬＤＤ構造を有
するＭＯ８型電界効果トランジスタを製造した。このよ
うにして製造したチャネル長１．５μｍのトランジスタ
のドレインのアバランシェブレイクダウン電圧は、第１
の実施例のものに比べ約２ｖ向上した。
上記説明から明らかなように、本発明によれば。
高融点金属をゲート電極とするＭＯ８型半導体装置にお
いて、ゲート電極の配線における短絡による不良を大幅
に低減できる。さらに、ＭＯ３型電界効果トランジスタ
の高耐圧化のためのＬＤＤ構造を容易に実現することが
できる。
いて、ゲート電極の配線における短絡による不良を大幅
に低減できる。さらに、ＭＯ３型電界効果トランジスタ
の高耐圧化のためのＬＤＤ構造を容易に実現することが
できる。
第１図は本発明の一実施例として、ＭＯＳ型電界効果ト
ランジスタの製造工程を示す図、第２図はタングステン
の酸化時間とタングステン配線パターンの短絡による配
線不良率の関係を示すグラフ、第３図は本発明によるＭ
ＯＳ型電界効果トランジスタの製造を説明するための工
程図である。 １０１．３０１・・・Ｓｉ基板、１０２，３０２・・・
ゲート５ｉｎ２膜、１０３，３０３−フイルード５ｉｎ
２膜、１０４，３０１＝タングステン膜、１０５．３０
６・・・ホトレジスト、１０６，３０７・・・タングス
テンゲート電極、１０７，３０８・・・タングステンの
エツチング残り、１０８，１０９゜３０９．３１０・・
・タングステン酸化物、１１０゜１１１・＝ｎ型不純物
層、１１２．３１６・ＰＳＧ膜、１１３，３１７・−・
アルニミウム、３０５゜３１５・・・ＰＳＧ膜、３１１
，３１２・・・濃度の高いｎ型不純物層、３１３，３１
４・・・濃度の低いｎ型第 １ 図 第 Ｚ 図 醜 イ６ 吟同 （イト）
ランジスタの製造工程を示す図、第２図はタングステン
の酸化時間とタングステン配線パターンの短絡による配
線不良率の関係を示すグラフ、第３図は本発明によるＭ
ＯＳ型電界効果トランジスタの製造を説明するための工
程図である。 １０１．３０１・・・Ｓｉ基板、１０２，３０２・・・
ゲート５ｉｎ２膜、１０３，３０３−フイルード５ｉｎ
２膜、１０４，３０１＝タングステン膜、１０５．３０
６・・・ホトレジスト、１０６，３０７・・・タングス
テンゲート電極、１０７，３０８・・・タングステンの
エツチング残り、１０８，１０９゜３０９．３１０・・
・タングステン酸化物、１１０゜１１１・＝ｎ型不純物
層、１１２．３１６・ＰＳＧ膜、１１３，３１７・−・
アルニミウム、３０５゜３１５・・・ＰＳＧ膜、３１１
，３１２・・・濃度の高いｎ型不純物層、３１３，３１
４・・・濃度の低いｎ型第 １ 図 第 Ｚ 図 醜 イ６ 吟同 （イト）
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に絶縁膜を介して被着された高融点金
属膜を選択的にエツチングして所望の形状に加工する工
程と、該高融点金属膜の一部を酸化して酸化物に変える
工程と、該酸化物を除去する工程を有することを特徴と
する半導体装置の製造方法。 ２、上記高融点金属としてタングステンを用い、上記酸
化物の除去は、酢酸アンモニウムを成分とする溶液中で
ウェットエツチングによって行なわれることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1831484A JPS60163466A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1831484A JPS60163466A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60163466A true JPS60163466A (ja) | 1985-08-26 |
Family
ID=11968145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1831484A Pending JPS60163466A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60163466A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19943175B4 (de) * | 1998-09-09 | 2011-08-18 | DENSO CORPORATION, Aichi-pref. | Ätzverfahren und Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung des Ätzverfahrens |
| US20220328307A1 (en) * | 2020-02-20 | 2022-10-13 | Changxin Memory Technologies, Inc. | Methods for manufacturing semiconductor memory |
-
1984
- 1984-02-06 JP JP1831484A patent/JPS60163466A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19943175B4 (de) * | 1998-09-09 | 2011-08-18 | DENSO CORPORATION, Aichi-pref. | Ätzverfahren und Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung des Ätzverfahrens |
| US20220328307A1 (en) * | 2020-02-20 | 2022-10-13 | Changxin Memory Technologies, Inc. | Methods for manufacturing semiconductor memory |
| US11854797B2 (en) * | 2020-02-20 | 2023-12-26 | Changxin Memory Technologies, Inc. | Methods for manufacturing semiconductor memory |
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