DE2631285C2 - Statische Halbleiterspeicherzelle - Google Patents

Statische Halbleiterspeicherzelle

Info

Publication number
DE2631285C2
DE2631285C2 DE19762631285 DE2631285A DE2631285C2 DE 2631285 C2 DE2631285 C2 DE 2631285C2 DE 19762631285 DE19762631285 DE 19762631285 DE 2631285 A DE2631285 A DE 2631285A DE 2631285 C2 DE2631285 C2 DE 2631285C2
Authority
DE
Germany
Prior art keywords
transistor
region
substrate
semiconductor memory
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE19762631285
Other languages
English (en)
Other versions
DE2631285A1 (de
Inventor
Heiner Dr. 8013 Haar Herbst
Karl Dipl.-Ing. 8035 Gauting Knauer
Günther Dipl.-Ing. 8000 München Meusburger
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19762631285 priority Critical patent/DE2631285C2/de
Publication of DE2631285A1 publication Critical patent/DE2631285A1/de
Application granted granted Critical
Publication of DE2631285C2 publication Critical patent/DE2631285C2/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0722—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with lateral bipolar transistors and diodes, or capacitors, or resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die Aufgabe der vorliegenden Erfindung besteht darin, ein statisches Speicherelement anzugeben, das nur mit einem einfachen MOS-Prozess und einer zusaetzlichen ganzflaechigen Implantation realisierbar ist. Das erfindungsgemaesse Speicherelement besteht im wesentlichen aus einem spannungsgesteuerten negativen differentiellen Widerstand, einem Lastelement und einem Auswahltransistor. Der negative Widerstand besteht aus einem MOS-Transistor, einem bipolaren Transistor, einem PN-Uebergang und zwei Widerstaenden. Der wesentliche Vorteil des erfindungsgemaessen Speicherelementes besteht darin, dass es im wesentlichen nur aus einem Transistor und einem Auswahltransistor besteht, da der bipolare Transistor durch den Abstand zweier Diffusionsgebiete gegeben ist. Ein weiterer Vorteil der Erfindung besteht darin, dass nur in einem logischen Zustand Leistung verbraucht wird. Vorteilhafterweise kann bei einer entsprechenden Ansteuerung ein grosser Auslesehub erreicht werden. ...U.S.W

Description

a) daß der negative differentielle Widerstand (5) dadurch gebildet ist,
10
— daß ein hochohmiges halbleitendes Substrat (4) vorgesehen ist, auf dessen Ober- is fläche ein gegenüber dem Substrat hochdotierter Bereich (40) angeordnet ist, der in der gleichen Weise aber höher dotiert ist ti j das Substrat (4),
— daß an der Oberfläche des hochdotierten Bereiches (40) drei entgegengesetzt zu dem hochdotierten Bereich (40) dotierte Wannen (17, 18, 21) vorgesehen sind, die durch den hochdotierten Bereich (40) bis zum Substrat (4) hindurchreichen,
— daß eine erste (17) dieser Wannen den Drainbereich (17) und eine zweite (18) dieser Wannen den Sourcebereich eines MOS-Transistors (1) darstellen, wobei zwischen dem Drainbereich und dem Sourcebereich die Kanalzone des MOS-Transistors (Ϊ) angeordnet ist,
— daß oberhalb der Kanalzone durch eine elektrisch isolierende schicht (19) von dem hochdotierten Bereich (40) getrennt eine Gateelektrode (11) des MOS-Transistors (1) vorgesehen ist,
— daß der Drainbereich (17) über eine Drainelektrode (12) mit einem Knoten (14) in Verbindung steht und daß der Sourcebereich (18) über eine Sourceelektrode (43) mit einem ersten Anschluß (16) in Verbindung steht,
— daß der Sourcebereich (18) des MOS-Transistors (1) gleichzeitig den Emitterbereich eines bipolaren Transistors (2) darstellt,
— daß die dritte (21) der genannten Wannen den Kollektorbereich dieses bipolaren Transistors darstellt, wobei der Kollektorbereich (21) durch einen Basisbereich (25) von dem Emitterbereich (18) getrennt ist,
— daß der Kollektorbereich (21) mit einer Koliektorelektrode (22) versehen ist, die über eine Leiterbahn (15) mit der Gateelektrode (11) des MOS-Transistors (1) in Verbindung steht,
— daß die Kollektorelektrode (22) über einen Widerstand (3) mit einem zweiten Anschluß (31) verbunden ist,
— daß der Basisbereich (25) über das Substrat (4) und eine Substratelektrode (23) mit einem Substratanschluß (24) verbunden ist,
c) daß über das Lastelement (7) der Knoten (14) des negativen differentiellen Widerstandes (5) mit dem zweiten Anschluß (31) verbunden ist,
d) daß über den Auswahltransistor (6,63). dessen Gateelektrode mit einer Wortleitung (61, 64) verbunden ist, entweder der Knoten (14) des negativen differentiellen Widerstandes (5) oder die Gateelektrode (11) des MOS-Transistors (1) des negativen differentiellen Widerstands (5) mit einer Bitleitung (62) verbunden ist.
2. Statische Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (4) ein hochohmiges p-(n~)-leitendes Substrat ist, daß der hochdotierte Bereich (40) ein p+(n+)-leitender Bereich ist und daß der Drainbereich (17), der Sourcebereich (18) und der Kollektorbersich (21) n+(p+)-diffündierte Wannen sind.
3. Statische Halbleiterspeicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das hochohmige Substrat (4) ein 20-Ohm · cm-Substrat mit einer Ladungsträgerkonzentration von etwa 8 XlO14Cm-3 ist.
4. Statische Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der hochdotierte Bereich (40) eine Ladungsträgerkonzentration von 5 x 10l6cm~3 aufweist.
5. Statische Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der hochdotierte Bereich (40) durch Ionenimplantation, durch Diffusion oder durch Aufbringen einer hochdotierten Epitaxie-Schicht hergestellt ist.
6. Statische Halbleiterspeicherzelle nach Anspruch 5, dadurch gekennzeichnet, daß der hochdotierte Bereich (40) mittels eines Ionenimplantationsschrittes durch Einbringen von Bor oder Phosphor hergestellt ist.
7. Statische Halbieiterspeichi reelle nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Lastelement (7) ein MOS-Feldeffekttransistor vom Anreicherungstyp ist, wobei der Gateanschluß (72) mit dem Drainanschluß verbunden ist.
8. Statische Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Lastelement (7) ein MOS-Feldeffekttransistor vom Verarmungstyp ist, wobei der Gateanschluß (72) mit dem Sourceanschluß verbunden ist, und wobei der Kanafbereich gegendotiert ist.
9. Statische Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Lastelement (7) aus einer implantierten Widerstandsbahn besteht.
b) daß der negative differentielle Widerstand (5) zwischen einen Auswahltransistor (6, 63) und ein Lastelement (7) geschaltet ist.
65 Die Erfindung bezieht sich auf eine statische Halbleiterspeicherzelle nach dem Oberbegriff des Patentanspruchs 1.
Eine derartige Halbleiterspeichefzelle ist aus der DE-OS 2043065 bekannt.
Ein in integrierter Schaltungstechnik hergestellter negativer differentieller Widerstand, der aus einem in einem Halbleitersubstrat vorgesehenen vertikalen bipolaren Transistor und einem MOS-Transistor besteht, ist aus dem IBM Techn. Disclosure Bulletin, Bd. 17, No. 4, Sept. 1974, S. 1041, bekannt. Dabei ist in den Basisbereich des bipolaren Transistors neben dem
Emittergebiet ein weiteres Halbleitergebiet eingefügt, das den gleichen Leitfähigkeitstyp hat wie das Emittergebiet. Das Emittergebiet bildet gleichzeitig das Sourcegebiet des MOS-Transistors, das weitere Halbleitergebiet das Draingebiet. Der zwischen dem Source- und dem Draingebiet liegende Teil des Basisbereichs ist von einem isolierten Gate überdeckt, das mit einem Kollektoranschluß verbunden ist. Das weitere Halbleitergebiet ist mit einem Basisanschluß des bipolaren Transistors beschaltet.
Eine pnpn-Vierschichten-Halbleiter-Speicherzelle mit einer negativen Widerstandscharakteristik ist in der DE-OS 2149761 beschrieben. Sie weist einen Halbleiterkörper auf, an dessen Oberfläche die beiden pn-Übergänge zwischen den ersten drei Schichten durch eine von der Oberfläche durcli eine mit eindiffundierten Ladungsträger-Fangzentren versehene Isolierschicht getrennte Gateelektrode gemeinsam überdeckt werden. Eine an die Gateelektrode gelegte Gatespannung bewirkt, daß eine ihr entsprechende Menge von Ladungsträgern aus der zweiten Schicht irfden Fangzentren festgehalten wird. Auch nach dem Ah:chaiten der angelegten Gatespannung beginnt ein Stromfluß zwischen zwei an die erste und vierte Schicht angelegten Elektroden erst bei einem solchen Wert der an diese letzteren angelegten Spannung, daß ein Schwellwert, der durch die Menge der in der Isolierschicht gespeicherten Ladungsträger bestimmt ist, überschritten wird. Somit wird der sich beim Anlegen einer Gatespannung ergebene Schwellwert durch die Eigenschaften der Isolierschicht gespeichert.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine statische Halbleiterspeicherzelle der eingangs genannten Art anzugeben, die nur mit einem einfachen MOS-Prozeß und einer zusätzlichen ganzflächigen Implantation realisierbar ist.
Diese Aufgabe wird durch die in dem kennzeichnenden Teil des Patentanspruchs 1 aufgeführten Merkmale gelöst.
Neben ihre: einfachen Herstellbarkeit zeichnet sich die Halbleiterspeicherzeüe nach der Erfindung auch dadurch aus, daß nur in einem logischen Zustand Leistung verbraucht wird.
Vorteilhafterweise kann bei einer entsprechenden Ansteuerung ein großer Auslesehub erreicht werden.
Im folgenden wird die Erfindung anhand der Zeichnung näher erläutert.
Fig. 1 zeigt das Schaltbild eines erfindungsgemäßen statischen Speicherelementes.
F i g. 2 zeigt in schematkjher Darstellung einen Querschnitt durch den negativen Widerstand des Speicherelementes riach der Fig. 1.
Die Fig. 3 zeigt in schematischer Darstellung das Schaltbild eines weiteren erfindungsgemäßen statischen Speicherelementes.
Die Fig. 4 zeigt die Kennlinien eines erfindungsgemäßen Speicherelementes.
Die Fig. 5 zeigt in schematischer Darstellung einen Querschnitt durch das Speicherelement nach der Fig. 1.
Die F i g. 6 zeigt das Layout eines effindungsgemäßen Speicherelementes nach der Fig. 1.
Wie aus der Fig. 1 ersichtlich ist, besteht das erfindungsgemäße Speicherelement im wesentlichen aus einem spannungsgesteuerten negativen differentiellen Widerstand 5, einem Lastelement 7 und einem Auswahltransistor 6. Der neg ttive Widerstand 5 besteht aus einem MOS-Transistor 1, einem bipolaren Transistor 2, einem pn-Übergang 42 und Widerständen 3 und 41, die in der aus der Fig. 1 ersichtlichen Weise zusammengeschaltet sind. Zwischen den Punkten 14 und 16 wird der spannungsgesteuerte negative differentielle Widerstand gemessen. Mit dem Punkt 14 ist der Drainanschluß 12 des MOS-Transistors 1 verbunden. Der Sourcenanschluß 13 des MOS-Transistors 1 ist mit dem Anschluß 16, dessen Potential etwa dem Potential am Anschluß 24 entspricht, verbunden. Das Gate des MOS-Transistors 1 ist über einen Widerstand 3, der zu diesem Zweck zwischen dem Gateanschluß 11 des MOS-Trar.sistors 1 und einem Anschluß 31 angeordnet ist, ansteuerbar. Der Gateanschluß 11 des MOS-Transistors 1 ist über den Kollektor-Emitter-Kreis des bipolaren Transistors 2 mit dem Anschluß 16 verbunden. Der Basisanschluß des bipolaren Transistors 2 ist über eine Diode 42 mit dem Punkt 14 verbunden. Die Basis 25 des bipolaren Transistors 2 ist über den Widerstand 43, der einerseits mit der Basis 25 des bipolaren Transistors 2 und andererseits mit dem Anschluß TA verbunden ist, steuerbar.
In der F i g. 2 ist ein Querschnitt durch uen negativen Widerstand 5 dargestellt. Dieser ist auf einem halbleitenden Substrat, vorzugsweise auf einem Silir'um- substrat 4 aufgebaut. Beispielsweise handelt es sich bei diesem Siiiziumsubstrat 4 um ein hochohmiges Grundmaterial der Dotierung ρ = 8 x 10l4cm~3. An der Oberfläche des Substrates 4 wird vorzugsweise mittels eines Ionenimplantationsschrittes, beispielsweise durch das Einbringen von Borionen, die p-Dotierung im Bereich 40, beispielsweise auf/j+ = 5 χ 1016Cm-3 erhöht. Mittels eines Diffusionsprozesses werden nun die «-dotierten Wannen 17, 18 und 21 in das Substrat 4 und in den Bereich 40 eingebracht. Dabei dient das Diffusionsgebiet 17 als Draingebiet des MOS-Transistors 1. An der Oberfläche dieses Draingebietes ist eine Drainelektrode 12, die mit dem Punkt 14 verbunden ist, angeordnet. Das Sourcegebiet 18 des MOS-Transistors 1 ist durch einen Abstand von dem Draingebiet 17, der die Kanalzone bildet, entfernt. Oberhalb der Kanalzone des MOS-Transistors 1 ist durch eine elektrisch isolierende Schicht 19, bei der es sich vorzugsweise um eine S1O2-Schicht handelt, die Gateelektrode 11 des MOS-Transistors 1 angeordnet. Das Sourcegebiet 18 des MOS-Transistors 1 dient gleichzeitig als Ernittergebiet des bipolaren npn-Transistors 2. Das Diffusionsgebiet 21 dient als Kollektorgebiet des bipolaren npn-Transistors 2. Es ist mit einer Elektrode 22 versehen, die über eine Verbindung 15 mit der Gateelektrode 11 des MOS-Transistors 1 elektrisch in Verbindung steht. Zwischen dem Kollektorgebiet 21 und d^m Emittergebiet 18 bzw. dem Sourcegebiet befindet sich die Basis 25 des bipolare;: npn-Transistors. Mit der Kollektorelektrode 22 ist der im Zusammenhang mit der Fig. 1 bereits beschriebene Widerstand 3 verbunden. Das Substrat 4 weist eine Elektrode 23 mit einem Anschluß 24 auf. Zwischen dieser Elektrode 23 und der Basis 25 des bipolaren npn-Transistors 2 befindet sich der Widerstand 41 (Fig. 1), der durch das hochrhmige p-Substrat gebildet wird. Die in der Fig. 1 dargestellte Diode 42 wird durch den pn-Übergang zwischen den Bereichen 40 und 4 und dem Draingebiet 17 des MOS-Transistors 1 gebildet.
Im folgenden soll die Funktion des negativen Widerstandes im Zusammenhang mit der Fig. 4 erläutert werden. Andern Ans.-hluß ZX liegt die Spannung Uc„an dem Anschluß 24 die Spannung U^b und an dem Anschluß 14 die Spannung Lb an. Vom Anschluß 14 zum Anschluß 16 fließt der Strom I0. In der Fig. 4 ist
eine //ri/o-Kennlinie für eine vorgegebene Substratspannung U^ von beispielsweise + 0,23 V und für eine vorgegebene Gatespannung Ua von beispielsweise 4 V dargestellt. Bis zu einer bestimmten Drainspannung U0 < Ubd, die von der Dotierung des Siliziums in dem Bereich 40 abhängt, verhält sich die Anordnung wie ein normaler MOS-Transistor, an dessen Gate die Spannung Ug liegt. Dieser Bereich entspricht in dem Kennlinienfeld der Fig. 4 dem dort mit A bezeichneten Bereich. Ab einer Drainspannung von Ud > Ubd (Bereich B in der Fig. 4), bildet sich zwischen dem Draingebiet 17 und dem Substrat 4 ein Strompfad, der beispielsweise durch einen Lawinendurchbruch an dem Draingebiet erzeugt wird. Durch den Spannungsabfall im hochohmigen Substrat, d.h. am Widerstand 41 erhöht sich das Potential in der Umgebung der Schaltanordnung. Das diffundierte Sourcegebiet 18 beginnt
io
15 weise n-Kanal-MOS-Transistoren vom Anreicherungstyp verwendet. In diesem Fall ist jeweils die Gateelektrode dieser Transistoren mit dem Drainanschluß verbunden. Bei der Verwendung von Transistoren vom Verarmungstyp ist die Gateelektrode mit dem Source-Anschluß verbunden. In der Fig. 5 ist der Querschnitt durch ein aus dem negativen Widerstand 5, dem Lastelement 7 und dem Auswahltransistor 6 bestehendes Speicherelement dargestellt. Dabei handelt es sich bei dem Widerstand 3 und dem Lastelement 7 um Feldeffekttransistoren vom Anreicherungstyp. Einzelheiten der Fig. 5, die bereits im Zusammenhang mit den Fig. 1 und 2 beschrieben wurden, tragen die entsprechenden Bezugszeichen. Als Lastelemente können auch implantierte Widerstandsbahnen dienen.
Das Potential am Anschluß 16 (Fig. 1) wird vorteilhafterweise so gewählt, daß es etwa dem Substratpoten-
, d. h. Elektronen zu inüzieren tisl entsnricht dss z. B. — 5 V betr2°sri kann. Die "S
die von dem Kollektorgebiet eingefangen werden und über den Widerstand 3 an die mit dem Anschluß 31 verbundene Spannungsquelle abgeführt werden. Auf diese Weise wird das Potential an der Elektrode 11 abgesenkt und der MOS-Transistor gesperrt.
Durch Anschalten eines Lastelementes 7 und eines Auswahltransistors 6 an den oben näher beschriebenen negativen Widerstand 5 gelangt man zu dem erfindungsgemäßen statischen Speicherelement (Fig. 1). Der Auswahltransistor 6, bei dem es sich vorzugsweise um einer. MOS-Transistor handelt, ist einerseits mit dem Punkt 14 des negativen Widerstandes 5 und andererseits mit einer Bitleitung 62 verbunden. Die Gateelektrode des Auswahltransistors 6 ist mit einer Wortleitung 61 verbunden. Das Lastelement 7, das einerseits mit dem Punkt 14 verbunden ist, ist andererseits vorteilhafterweise mit dem Anschluß 31 und somit mit der Spannung Ug verbunden. Wie aus der Fig. 4 hervorgeht, ergibt sich für das Lastelement die Kennlinie Kl. Diese Kennlinie Kl schneidet die bereits beschriebene Kennlinie Ä"5 des negativen Widerstandes in den Punkten Sl, L und 52. Dabei stellen die Punkte Sl und S2 stabile Zustände und der Punkt L einen labilen Zustand dar.
Wie in der Fig. 3 dargestellt, kann die Bitleiiung 62 auch über einen Auswahltransistors 63 mit dem Punkt 11 verbunden sein. Dabei wird dann der Auswahltransistor 63 über die Wortleitung 64 angesteuert. Einzelheiten der Fig. 3, die bereits im Zusammenhang mit der Fig. 1 beschrieben wurden, tragen die entsprechenden Bezugszeichen.
Das erfindung?gemäße Speicherelement nach der Fig. 1 wird dadurch ausgewählt, daß an die Wortleitung 6J ein Potential angelegt wird, welches den Auswahltransistor 6 öffnet. Über die Bitleitung 62 wird ein der einzuschreibenden Information entsprechendes Potential angelegt, das das Speicherelement entweder in den stabilen Punkt Sl oder in den stabilen Punkt S2 setzt. Beim Auslesen wird der Auswahltransistor 6 wieder über die Wortleitung 61 in den leitenden Zustand geschaltet. Durch eine mit der Bitleitung 62 verbundene Regenerierschaltung 8 wird dann das an dem Punkt 14 anliegende Potential bewertet oder der Zustand der Leitfähigkeit des Transistors 1 bewertet.
Vorteilhafterweise handelt es sich bei dem Widerstand 3 und bei dem Lastelement 7 ebenfalls um MOS-Transistoren vom Anreicherungstyp oder vom Verarmungstyp oder um implantierte Widerstände. In Verbindung mit dem oben angegebenen Beispiel für den Aufbau des negativen Widerstandes werden vorzugspheren Schaltungen behalten dann ihre Eigenschaften bei, wobei auch sichergestellt ist, daß das Potential an dem Anschluß 16 und dem Punkt 25 etwa gleich ist. Die Fig. 6 zeigt eine Aufsicht auf die Anordnung nach der F i g. 5. Einzelheiten der F i g. 6, die bereits im Zusammenhang mit der Fig. 5 beschrieben wurden, tragen die entsprechenden Bezugszeichen. Wie aus der Fig. 5 hervorgeht, sind die Feldeffekttransistoren, die den Widerstand 3 und das Lastelement 7 bilden, ebenfalls in der Schicht 40 und in dem Substrat 4 aufgebaut. Die Widerstände 3 und 7 sind Transistoren vom Verarmungstyp. Vorteilhafterweise is' das Speicherelement nach der Fig. 6 in einer Al-Gate-Technologie mit selbstjustierenden Gates aufgebaut. Es bedeuten schraffierte Flächen Diffusionsgebiete, strichliert umrandete Flächen Aluminium-Leiterbahnen bzw. Elektroden, mit durchgehenden Linien umrandete Flächen Gateoxidschichten und Flächen mit Diagonalen Kontaktlochätzungen. Die strich-punktiert umrandeten Gebiete stellen Dünnoxidbereiche dar.
Hierzu 4 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Statische Halbleiterspeicherzeile mit negativem differentiellem Widerstand, die mittels einer Spannungssteuerung zwischen einem niederohmigen Zustand und einem hochohmigen Zustand umschaltbar bzw. rückschaltbar ist, dadurch gekennzeichnet,
DE19762631285 1976-07-12 1976-07-12 Statische Halbleiterspeicherzelle Expired DE2631285C2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19762631285 DE2631285C2 (de) 1976-07-12 1976-07-12 Statische Halbleiterspeicherzelle

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19762631285 DE2631285C2 (de) 1976-07-12 1976-07-12 Statische Halbleiterspeicherzelle

Publications (2)

Publication Number Publication Date
DE2631285A1 DE2631285A1 (de) 1978-01-19
DE2631285C2 true DE2631285C2 (de) 1986-05-07

Family

ID=5982793

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19762631285 Expired DE2631285C2 (de) 1976-07-12 1976-07-12 Statische Halbleiterspeicherzelle

Country Status (1)

Country Link
DE (1) DE2631285C2 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4276616A (en) * 1979-04-23 1981-06-30 Fairchild Camera & Instrument Corp. Merged bipolar/field-effect bistable memory cell

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2043065A1 (de) * 1970-08-31 1972-03-02 Merk H Halbleiter Speicher

Also Published As

Publication number Publication date
DE2631285A1 (de) 1978-01-19

Similar Documents

Publication Publication Date Title
DE2235801C3 (de) Monolithischer Festwertspeicher und Verfahren zur Herstellung
DE3029125C2 (de) Halbleiterspeicher
DE2409472C3 (de) Elektrisch löschbares Halbleiterspeicherelement mit einem Doppelgate-Isolierschicht-FET
DE1537992B2 (de) Bistabile Kippschaltung
DE3736387A1 (de) Nicht-fluechtige halbleiterspeichervorrichtung
DE3346831C2 (de) Speicher-Feldeffekttransistor und Verfahren zum Betreiben desselben
DE2708126A1 (de) Speicherschaltung mit dynamischen speicherzellen
DE2505573C3 (de) Halbleiterschaltungsanordnung mit zwei Isolierschicht-Feldeffekttransistoren
DE1803035B2 (de) Permanentspeicherzelle
DE2901538A1 (de) Speicherschaltung und variabler widerstand zur verwendung in derselben
DE102004059627B4 (de) Halbleitervorrichtung mit einem Hochpotentialinselbereich
DE2235465C3 (de) Feldeffekttransistor-Speicherelement
DE2363089C3 (de) Speicherzelle mit Feldeffekttransistoren
DE2727147A1 (de) Halbleiterspeicher
EP1082815B1 (de) Smartpower-bauelement
DE2432352B2 (de) MNOS-Halbleiterspeicherelement
CH637784A5 (de) Halbleiteranordnung mit einem festwertspeicher und verfahren zur herstellung einer derartigen halbleiteranordnung.
DE2030423A1 (de) Integrierte Metall Oxid Halbleiter schaltung mit einer Schutzschaltung gegen Spannungsstoßc
DE7141390U (de) Halbleiteranordnung insbesondere feldeffekttransistor mit diffundierten schutzbereichen und/oder isolierenden torbereichen
DE4227840C2 (de) MOS-Leistungsschalttransistor
DE3330026A1 (de) Integrierte rs-flipflop-schaltung
DE3622141C2 (de) Treiberelement für induktive Lasten
DE2309616A1 (de) Hybride speicherschaltung
DE2631285C2 (de) Statische Halbleiterspeicherzelle
EP0656659B1 (de) ESD-Schutzstruktur für integrierte Schaltungen

Legal Events

Date Code Title Description
OAM Search report available
OC Search report available
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee