JP2924004B2 - 命令コード転送方式 - Google Patents
命令コード転送方式Info
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- JP2924004B2 JP2924004B2 JP27086789A JP27086789A JP2924004B2 JP 2924004 B2 JP2924004 B2 JP 2924004B2 JP 27086789 A JP27086789 A JP 27086789A JP 27086789 A JP27086789 A JP 27086789A JP 2924004 B2 JP2924004 B2 JP 2924004B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CPUとメモリの間の命令コード転送方式に
おいて、特にデータ・バスとは独立なアドレス・バスを
CPU−メモリ間で接続した場合の命令コードの転送方式
に関する。
おいて、特にデータ・バスとは独立なアドレス・バスを
CPU−メモリ間で接続した場合の命令コードの転送方式
に関する。
情報処理装置の制御装置および演算装置（以下総称し
てCPUと呼ぶ）と、記憶装置（以下メモリと呼ぶ）の間
は、メモリに格納されている命令コードやオペランド・
データをCPU内部へリードしたり、あるいは逆にCPUから
データをメモリにライトするために、オペランド・デー
タを転送するためのデータ・バスだけでなく、メモリの
アドレスを指定するためのアドレス・バスで結ばれてい
る。第３図に、従来の並列データ転送方式を用いたCPU
とメモリ間の構成を示す。CPU301とメモリ302の間は、
双方向性データ・バスＤ、CPUよりアドレスを通知する
アドレス・バスＡ、データの転送方向（CPUからメモ
リ：ライト、又はメモリからCPU:リード）、データの転
送期間、転送の開始タイミングを示すタイミング等を示
すための複数の信号線から構成されるCPU301からメモリ
302へ出力される信号線群Ｃが接続されている。CPU301
がメモリ302内のデータに対してリードするためには、
バス・サイクル中の所定のタイミングで、前記アドレス
・バスＡ、信号線群Ｃを駆動してやる必要がある。また
はライトするためには、バス・サイクル中の所定のタイ
ミングで、アドレス・バスＡ、データ・バスＤ、信号線
群Ｃを駆動してやる必要がある。すなわち、プログラム
がメモリ・オペランドのデータをリード参照する命令に
達すると、メモリ・オペランドの格納されているアドレ
スXRに対しアドレス・バスＡ、および信号線群Ｃの駆動
によりリード・バス・サイクルMRを発生する。また、プ
ログラムがメモリ・オペランドのデータをライト参照す
る命令に達すると、メモリ・オペランドの格納されてい
るアドレスXWに対しアドレス・バスＡ、データ・バス
Ｄ、および信号線群Ｃの駆動によりライト・バス・サイ
クルMWを発生する。
てCPUと呼ぶ）と、記憶装置（以下メモリと呼ぶ）の間
は、メモリに格納されている命令コードやオペランド・
データをCPU内部へリードしたり、あるいは逆にCPUから
データをメモリにライトするために、オペランド・デー
タを転送するためのデータ・バスだけでなく、メモリの
アドレスを指定するためのアドレス・バスで結ばれてい
る。第３図に、従来の並列データ転送方式を用いたCPU
とメモリ間の構成を示す。CPU301とメモリ302の間は、
双方向性データ・バスＤ、CPUよりアドレスを通知する
アドレス・バスＡ、データの転送方向（CPUからメモ
リ：ライト、又はメモリからCPU:リード）、データの転
送期間、転送の開始タイミングを示すタイミング等を示
すための複数の信号線から構成されるCPU301からメモリ
302へ出力される信号線群Ｃが接続されている。CPU301
がメモリ302内のデータに対してリードするためには、
バス・サイクル中の所定のタイミングで、前記アドレス
・バスＡ、信号線群Ｃを駆動してやる必要がある。また
はライトするためには、バス・サイクル中の所定のタイ
ミングで、アドレス・バスＡ、データ・バスＤ、信号線
群Ｃを駆動してやる必要がある。すなわち、プログラム
がメモリ・オペランドのデータをリード参照する命令に
達すると、メモリ・オペランドの格納されているアドレ
スXRに対しアドレス・バスＡ、および信号線群Ｃの駆動
によりリード・バス・サイクルMRを発生する。また、プ
ログラムがメモリ・オペランドのデータをライト参照す
る命令に達すると、メモリ・オペランドの格納されてい
るアドレスXWに対しアドレス・バスＡ、データ・バス
Ｄ、および信号線群Ｃの駆動によりライト・バス・サイ
クルMWを発生する。
メモリ・オペランドに対するリードおよびライトのな
い場合、CPU301はプログラム中の実行すべき命令を実行
すべく、命令コードの格納されているアドレスM,M＋1,M
＋2,……と連続したアドレスに対しアドレス・バスＡ、
および信号線群Ｃの駆動によりリード・バス・サイクル
F0,F1,F2,……を順次発生する（命令コードのリードの
ためのリード・バス・サイクルをフェッチ・バス・サイ
クルと呼ぶ）。直前のフェッチ・バス・サイクルに対し
て、メモリ・アドレスが連続的でないのは、CPU301が分
岐命令を実行した場合だけである。しかしながら、これ
ら分岐命令の出現頻度は、CPU301のアーキテクチャや実
行するソフトウェアの性質により左右されるが、連続し
たアドレスに対して命令コードのアクセスが行われる確
率がかなり高いと言える。一般に、バス・サイクルの発
生確率は、フェッチ＞リード＞ライトの順であることが
よく知られている。
い場合、CPU301はプログラム中の実行すべき命令を実行
すべく、命令コードの格納されているアドレスM,M＋1,M
＋2,……と連続したアドレスに対しアドレス・バスＡ、
および信号線群Ｃの駆動によりリード・バス・サイクル
F0,F1,F2,……を順次発生する（命令コードのリードの
ためのリード・バス・サイクルをフェッチ・バス・サイ
クルと呼ぶ）。直前のフェッチ・バス・サイクルに対し
て、メモリ・アドレスが連続的でないのは、CPU301が分
岐命令を実行した場合だけである。しかしながら、これ
ら分岐命令の出現頻度は、CPU301のアーキテクチャや実
行するソフトウェアの性質により左右されるが、連続し
たアドレスに対して命令コードのアクセスが行われる確
率がかなり高いと言える。一般に、バス・サイクルの発
生確率は、フェッチ＞リード＞ライトの順であることが
よく知られている。
近年マイクロプロセッサを含めたCPUの発生するバス
・サイクルのサイクル・タイムは、動作周波数の向上に
より安価なメモリ・デバイスのアクセス・タイムと比較
して高速になる傾向が続いている。情報処理装置として
高速なCPU自体の性能を余すところなく引き出すため
に、１回のバス・サイクルで伝送できるメモリ・オペラ
ンドの情報量（ビット数）の増加が必要となってくる。
これを実現させるためには、CPU−メモリ間のデータ・
バスのビット幅を２のべき乗で増加させるために、デー
タ・バス接続による信号線や、端子の増加を必要とし、
装置規模の増大、コスト・アップに通じてしまう欠点が
あった。
・サイクルのサイクル・タイムは、動作周波数の向上に
より安価なメモリ・デバイスのアクセス・タイムと比較
して高速になる傾向が続いている。情報処理装置として
高速なCPU自体の性能を余すところなく引き出すため
に、１回のバス・サイクルで伝送できるメモリ・オペラ
ンドの情報量（ビット数）の増加が必要となってくる。
これを実現させるためには、CPU−メモリ間のデータ・
バスのビット幅を２のべき乗で増加させるために、デー
タ・バス接続による信号線や、端子の増加を必要とし、
装置規模の増大、コスト・アップに通じてしまう欠点が
あった。
本発明の目的は、信号線や端子の増加をすることなく
１回のバス・サイクルで転送できる命令コードを増加す
ることが可能な命令コード転送方式を提供することにあ
る。
１回のバス・サイクルで転送できる命令コードを増加す
ることが可能な命令コード転送方式を提供することにあ
る。
本発明は、アドレス・バス、およびデータ・バスで接
続されたメモリからCPUに命令コードを転送する方式に
おいて、前記CPU内にあって、分岐命令を実行すること
を検知する手段、前記検知手段による検知状態に基づ
き、分岐命令直後の命令コードを転送すること、および
分岐命令直後以外の命令コードを転送することを前記メ
モリに通知する手段、前記アドレス・バス上のデータを
内部データ・バスに接続する手段、前記メモリ内にあっ
て、前記データ・バスに選択的に接続される第一のメモ
リ・バンク、前記データ・バスあるいは前記アドレス・
バスに選択的に接続される第二のメモリ・バンク、前記
通知手段によって通知された状態、および前記アドレス
・バスを介して前記CPUから通知されるアドレス情報に
従って、前記２つのメモリ・バンクに対するアドレス情
報を生成する手段で構成されることを特徴とする。
続されたメモリからCPUに命令コードを転送する方式に
おいて、前記CPU内にあって、分岐命令を実行すること
を検知する手段、前記検知手段による検知状態に基づ
き、分岐命令直後の命令コードを転送すること、および
分岐命令直後以外の命令コードを転送することを前記メ
モリに通知する手段、前記アドレス・バス上のデータを
内部データ・バスに接続する手段、前記メモリ内にあっ
て、前記データ・バスに選択的に接続される第一のメモ
リ・バンク、前記データ・バスあるいは前記アドレス・
バスに選択的に接続される第二のメモリ・バンク、前記
通知手段によって通知された状態、および前記アドレス
・バスを介して前記CPUから通知されるアドレス情報に
従って、前記２つのメモリ・バンクに対するアドレス情
報を生成する手段で構成されることを特徴とする。
以下図面を参照して、本発明の構成および動作を詳細
に説明する。
に説明する。
第１図は、本発明の一実施例を説明するためのブロッ
ク図である。同図に示すように、16ビット処理のCPU10
1、命令コードおよびオペランド・データを格納し偶数
アドレス・バンク103、および奇数アドレス・バンク104
を持つメモリ102、前記CPU101とメモリ102の間を接続す
る16ビットの双方向性データ・バスD15−D0、24ビット
の双方向性アドレス・バスA23−A0、データの転送方向
を示すR/W（−）信号、データの転送期間を示す有効信
号DS（−）、アドレス・バスA23−A0の使用状態を示す
状態信号ADREN（−）、CPU101が分岐動作直後の命令フ
ェッチを行うことを示す状態信号FLASH（−）が接続さ
れている。さらにメモリ102の内部において、偶数アド
レス・バンク103は、16ビットのデータ・バッファ105を
介してデータ・バスD15−D0と接続される。また、奇数
アドレス・バンク104は、16ビットのデータ・バッファ1
06を介してデータ・バスD15−D0、あるいは16ビットの
データ・バッファ107を介してアドレス・バスA23−A0の
下位16ビット（A15−A0）と接続される。アドレス生成
器108は、偶数アドレス・バンク103、および奇数アドレ
ス104に対してそれぞれのバンクを構成しているメモリ
素子に入力されるアドレスAm（22ビット）を生成する演
算器（＋１または保持）、制御回路109は、データ・バ
ッファ105,106,107およびアドレス生成器108を制御する
回路である。またCPU101の内部には、24ビットのアドレ
ス・バッファ111、16ビットのデータ・ラッチ112,113を
持ち、データ・ラッチ112を介してデータ・バスD15−D0
と32ビットの内部データ・バスの下位16ビットと、デー
タ・ラッチ113を介してアドレス・バスA15−A0と32ビッ
トの内部データ・バスの上位16ビットと接続される。ア
ドレス・バスA23−A0に出力されるメモリ・アドレス
は、アドレス・バッファ111を介して内部アドレス・バ
ス上のデータが出力される。命令コード・キュー121
は、32ビットの内部データ・バスに接続され、データ・
バスD15−D0、およびアドレス・バスの下位１ビットA15
−A0からリードされる16ビットまたは32ビット幅の命令
コードを格納する複数の32ビット幅のレジスタから構成
されるレジスタ群である。命令コード・キュー121へ
は、内部データ・バスの上位／下位16ビットを上位ある
いは下位の16ビットへライトすることと、内部データ・
バス上の32ビットをまとめてライトすることができる。
第１図では示していないが、分岐命令検出器122は命令
コード・キュー121から取り出される32ビット単位の命
令コードを解釈する命令デコーダの一部として位置付け
られるものであり、CPU101がジャンプ，コール，リター
ン等の分岐命令を実行しようとすることを検知する回路
である。制御回路123は、データ・ラッチ112,113、およ
びアドレス・バッファ111を制御するとともに、CPU101
の外部に対してADREN（−）、FLASH（−）信号を発生さ
せる回路である。
ク図である。同図に示すように、16ビット処理のCPU10
1、命令コードおよびオペランド・データを格納し偶数
アドレス・バンク103、および奇数アドレス・バンク104
を持つメモリ102、前記CPU101とメモリ102の間を接続す
る16ビットの双方向性データ・バスD15−D0、24ビット
の双方向性アドレス・バスA23−A0、データの転送方向
を示すR/W（−）信号、データの転送期間を示す有効信
号DS（−）、アドレス・バスA23−A0の使用状態を示す
状態信号ADREN（−）、CPU101が分岐動作直後の命令フ
ェッチを行うことを示す状態信号FLASH（−）が接続さ
れている。さらにメモリ102の内部において、偶数アド
レス・バンク103は、16ビットのデータ・バッファ105を
介してデータ・バスD15−D0と接続される。また、奇数
アドレス・バンク104は、16ビットのデータ・バッファ1
06を介してデータ・バスD15−D0、あるいは16ビットの
データ・バッファ107を介してアドレス・バスA23−A0の
下位16ビット（A15−A0）と接続される。アドレス生成
器108は、偶数アドレス・バンク103、および奇数アドレ
ス104に対してそれぞれのバンクを構成しているメモリ
素子に入力されるアドレスAm（22ビット）を生成する演
算器（＋１または保持）、制御回路109は、データ・バ
ッファ105,106,107およびアドレス生成器108を制御する
回路である。またCPU101の内部には、24ビットのアドレ
ス・バッファ111、16ビットのデータ・ラッチ112,113を
持ち、データ・ラッチ112を介してデータ・バスD15−D0
と32ビットの内部データ・バスの下位16ビットと、デー
タ・ラッチ113を介してアドレス・バスA15−A0と32ビッ
トの内部データ・バスの上位16ビットと接続される。ア
ドレス・バスA23−A0に出力されるメモリ・アドレス
は、アドレス・バッファ111を介して内部アドレス・バ
ス上のデータが出力される。命令コード・キュー121
は、32ビットの内部データ・バスに接続され、データ・
バスD15−D0、およびアドレス・バスの下位１ビットA15
−A0からリードされる16ビットまたは32ビット幅の命令
コードを格納する複数の32ビット幅のレジスタから構成
されるレジスタ群である。命令コード・キュー121へ
は、内部データ・バスの上位／下位16ビットを上位ある
いは下位の16ビットへライトすることと、内部データ・
バス上の32ビットをまとめてライトすることができる。
第１図では示していないが、分岐命令検出器122は命令
コード・キュー121から取り出される32ビット単位の命
令コードを解釈する命令デコーダの一部として位置付け
られるものであり、CPU101がジャンプ，コール，リター
ン等の分岐命令を実行しようとすることを検知する回路
である。制御回路123は、データ・ラッチ112,113、およ
びアドレス・バッファ111を制御するとともに、CPU101
の外部に対してADREN（−）、FLASH（−）信号を発生さ
せる回路である。
次に、CPU101からメモリ102に対するアクセス動作に
ついて説明する。まず、オペランド・データのリード／
ライト・アクセス動作について説明する。CPU101からメ
モリ102に対してリードまたはライト・アクセスが行わ
れること、すなわちバス・サイクルが発生することは、
DS（−）信号が発生することでタイミングが示される。
同時にバス・サイクルに同期して、オペランド・アドレ
スがアドレス・バスA23−A0に出力される。DS（−）信
号が発生する時、R/W（−）信号が“0"の場合はCPU101
からメモリ102へのライト、“1"の場合はメモリ102から
CPU101へのリード・アクセスであることが示される。リ
ード・アクセスでは、DS（−）信号がアクティブの期間
（“0"）、アドレス・バスA23−A0で指定されたメモリ1
02内のデータがデータ・バスD15−D0に出力され、DS
（−）信号がアクティブ（“0"）からインアクティブ
（“1"）に戻る時点でCPU101内部に必要なデータが取り
込まれる。一方、ライト・アクセスでは、バス・サイク
ルに同期して、CPU101からオペランド・データがデータ
・バスD15−D0に出力される。DS（−）信号がアクティ
ブ（“0"）からインアクティブ（“1"）に戻る時点でメ
モリ102のアドレス・バスA23−A0で指定されたアドレス
にデータ・バスD15−D0上のデータが書き込まれる。
ついて説明する。まず、オペランド・データのリード／
ライト・アクセス動作について説明する。CPU101からメ
モリ102に対してリードまたはライト・アクセスが行わ
れること、すなわちバス・サイクルが発生することは、
DS（−）信号が発生することでタイミングが示される。
同時にバス・サイクルに同期して、オペランド・アドレ
スがアドレス・バスA23−A0に出力される。DS（−）信
号が発生する時、R/W（−）信号が“0"の場合はCPU101
からメモリ102へのライト、“1"の場合はメモリ102から
CPU101へのリード・アクセスであることが示される。リ
ード・アクセスでは、DS（−）信号がアクティブの期間
（“0"）、アドレス・バスA23−A0で指定されたメモリ1
02内のデータがデータ・バスD15−D0に出力され、DS
（−）信号がアクティブ（“0"）からインアクティブ
（“1"）に戻る時点でCPU101内部に必要なデータが取り
込まれる。一方、ライト・アクセスでは、バス・サイク
ルに同期して、CPU101からオペランド・データがデータ
・バスD15−D0に出力される。DS（−）信号がアクティ
ブ（“0"）からインアクティブ（“1"）に戻る時点でメ
モリ102のアドレス・バスA23−A0で指定されたアドレス
にデータ・バスD15−D0上のデータが書き込まれる。
偶数アドレス・バンク103およびデータ・バッファ105
のペアは、アドレス・バスA23−A0のうちA1が“0"の時
に、奇数アドレス・バンク104およびデータ・バッファ1
06のペアは、アドレス・バスA23−A0のうちA1が“1"の
時に選択される。これらの動作の様子を第５図に示す。
第５図は、メモリ102におけるリード・データならびに
アドレスの流れを示した図面である。第５図（ａ）はア
クセス時にA1が“0"である時の流れを示し、データ・バ
ッファ105の選択信号LWENがアクティブになることで、
偶数アドレス・バンク103内のデータがデータ・バッフ
ァ105を介してデータ・バスD15−D0にリードされる。ま
た、第５図（ｂ）はアクセス時にA1が“1"である時の流
れを示し、データ・バッファ106の選択信号HWENがアク
ティブになることで、奇数アドレス・バンク104内のデ
ータがデータ・バッファ106を介してデータ・バスD15−
D0にリードされる。ライト・アクセス時も同様なデータ
の流れが生じる。
のペアは、アドレス・バスA23−A0のうちA1が“0"の時
に、奇数アドレス・バンク104およびデータ・バッファ1
06のペアは、アドレス・バスA23−A0のうちA1が“1"の
時に選択される。これらの動作の様子を第５図に示す。
第５図は、メモリ102におけるリード・データならびに
アドレスの流れを示した図面である。第５図（ａ）はア
クセス時にA1が“0"である時の流れを示し、データ・バ
ッファ105の選択信号LWENがアクティブになることで、
偶数アドレス・バンク103内のデータがデータ・バッフ
ァ105を介してデータ・バスD15−D0にリードされる。ま
た、第５図（ｂ）はアクセス時にA1が“1"である時の流
れを示し、データ・バッファ106の選択信号HWENがアク
ティブになることで、奇数アドレス・バンク104内のデ
ータがデータ・バッファ106を介してデータ・バスD15−
D0にリードされる。ライト・アクセス時も同様なデータ
の流れが生じる。
次に命令コードのフェッチ・アクセス動作について説
明する。フェッチ・アクセスでは常にメモリ102からCPU
101へのデータ転送が行われるため、基本的な動作はリ
ード・アクセスと同様である（R/W（−）信号は常にイ
ンアクティブ（“1"）である）。ただし、バス・サイク
ルに同期してADREN（−）信号とFLASH（−）信号が発生
する場合がある（前記リード・アクセスおよびライト・
アクセスでは、これらの信号はインアクティブのままで
ある）。CPU101がジャンプ，コールあるいはリターン等
の分岐命令の実行時、分岐先アドレスの命令コードをフ
ェッチする際に発生するバス・サイクルを説明する。分
岐動作１回に対して１回だけ発生するFLASH（−）信号
がアクティブ（“0"）になると、フェッチ・アクセスの
ためのバス・サイクルでは、データおよびアドレスの流
れは第５図（ａ）及び（ｂ）に示すようなリード・アク
セスのためのバス・サイクルと同様になる。すなわち、
この時ADREN（−）信号がインアクティブ（“1"）であ
り、アドレス・バスA23−A0にCPU101からメモリ102に対
して24ビット幅のアドレスAmが出力される。この時にア
ドレス・バスA23−A0の上位22ビット（A23−A2）に出力
されているアドレスAmが、アドレス生成器108の内部に
保持される。実際の偶数アドレス・バンク103,奇数アド
レス・バンク104のアクセスにもアドレス・バンクA23−
A2上のアドレスAmが用いられる。フェッチ・アクセスの
ためのバス・サイクルが終了する際、引続くフェッチ・
アクセスに備えて、アドレス生成器108に保持されたア
ドレスAmが１インクリメントされる。次のフェッチ・ア
クセスがあった際には、アドレス生成器108で更新され
たアドレスAm+1が、偶数アドレス・バンク103,奇数アド
レス・バンク104のアクセスに用いられる。
明する。フェッチ・アクセスでは常にメモリ102からCPU
101へのデータ転送が行われるため、基本的な動作はリ
ード・アクセスと同様である（R/W（−）信号は常にイ
ンアクティブ（“1"）である）。ただし、バス・サイク
ルに同期してADREN（−）信号とFLASH（−）信号が発生
する場合がある（前記リード・アクセスおよびライト・
アクセスでは、これらの信号はインアクティブのままで
ある）。CPU101がジャンプ，コールあるいはリターン等
の分岐命令の実行時、分岐先アドレスの命令コードをフ
ェッチする際に発生するバス・サイクルを説明する。分
岐動作１回に対して１回だけ発生するFLASH（−）信号
がアクティブ（“0"）になると、フェッチ・アクセスの
ためのバス・サイクルでは、データおよびアドレスの流
れは第５図（ａ）及び（ｂ）に示すようなリード・アク
セスのためのバス・サイクルと同様になる。すなわち、
この時ADREN（−）信号がインアクティブ（“1"）であ
り、アドレス・バスA23−A0にCPU101からメモリ102に対
して24ビット幅のアドレスAmが出力される。この時にア
ドレス・バスA23−A0の上位22ビット（A23−A2）に出力
されているアドレスAmが、アドレス生成器108の内部に
保持される。実際の偶数アドレス・バンク103,奇数アド
レス・バンク104のアクセスにもアドレス・バンクA23−
A2上のアドレスAmが用いられる。フェッチ・アクセスの
ためのバス・サイクルが終了する際、引続くフェッチ・
アクセスに備えて、アドレス生成器108に保持されたア
ドレスAmが１インクリメントされる。次のフェッチ・ア
クセスがあった際には、アドレス生成器108で更新され
たアドレスAm+1が、偶数アドレス・バンク103,奇数アド
レス・バンク104のアクセスに用いられる。
次に、分岐命令の実行時のフェッチ・サイクルが終了
して連続したアドレスのアクセスに対応するバス・サイ
クルについて説明する。この時ADREN（−）信号はアク
ティブ（“0"）となり、アドレス・バスA23−A0の下位1
6ビット（A15−A0）にはメモリ102からCPU101に対して1
6ビット幅のデータが出力されることになる。この時、
第５図（ｃ）に示すようにデータ・バッファ105の選択
信号LWENがアクティブになることで、偶数アドレス・バ
ンク103内のデータがデータ・バッファ105を介してデー
タ・バスD15−D0にリードされ、同時にデータ・バッフ
ァ107の選択信号AWENがアクティブになることで、奇数
アドレス・バンク104内のデータがデータ・バッファ107
を介してアドレス・バスA15−A0にリードされる。この
場合、偶数アドレス・バンク103、および奇数アドレス
・バンク104に対するアドレスは、アドレス・バスA23−
A0を介さずに、後述するアドレス生成器108によりメモ
リ102の内部で生成される。
して連続したアドレスのアクセスに対応するバス・サイ
クルについて説明する。この時ADREN（−）信号はアク
ティブ（“0"）となり、アドレス・バスA23−A0の下位1
6ビット（A15−A0）にはメモリ102からCPU101に対して1
6ビット幅のデータが出力されることになる。この時、
第５図（ｃ）に示すようにデータ・バッファ105の選択
信号LWENがアクティブになることで、偶数アドレス・バ
ンク103内のデータがデータ・バッファ105を介してデー
タ・バスD15−D0にリードされ、同時にデータ・バッフ
ァ107の選択信号AWENがアクティブになることで、奇数
アドレス・バンク104内のデータがデータ・バッファ107
を介してアドレス・バスA15−A0にリードされる。この
場合、偶数アドレス・バンク103、および奇数アドレス
・バンク104に対するアドレスは、アドレス・バスA23−
A0を介さずに、後述するアドレス生成器108によりメモ
リ102の内部で生成される。
連続したフェッチ・アクセスでは、下位ワード・デー
タ（16ビット幅）を偶数アドレス・バンク103からデー
タ・バスD15−D0へ、上位ワード・データ（16ビット
幅）を奇数アドレス・バンク104からアドレス・バスA15
−A0へ出力される。すなわち、分岐命令直後のフェッチ
・アクセスは常に２ワード（32ビット）、あるいは別の
表現で４バイト単位に行われ、しかも２ワードの境界
（アドレスの下位２ビットが00b）をアドレスとする単
位でアクセスする必要がある。
タ（16ビット幅）を偶数アドレス・バンク103からデー
タ・バスD15−D0へ、上位ワード・データ（16ビット
幅）を奇数アドレス・バンク104からアドレス・バスA15
−A0へ出力される。すなわち、分岐命令直後のフェッチ
・アクセスは常に２ワード（32ビット）、あるいは別の
表現で４バイト単位に行われ、しかも２ワードの境界
（アドレスの下位２ビットが00b）をアドレスとする単
位でアクセスする必要がある。
したがって、分岐命令直後のフェッチ・アクセスが偶
数ワード（アドレス・バスA23−A0のビット１すなわちA
1が“0"）の場合、次に必要な命令コードは２ワードの
境界に無い（奇数ワード）のため、次のフェッチ・アク
セスのためにアドレス生成器108に一時保持された22ビ
ット・アドレスAmを１インクリメントしない制御が必要
である。
数ワード（アドレス・バスA23−A0のビット１すなわちA
1が“0"）の場合、次に必要な命令コードは２ワードの
境界に無い（奇数ワード）のため、次のフェッチ・アク
セスのためにアドレス生成器108に一時保持された22ビ
ット・アドレスAmを１インクリメントしない制御が必要
である。
このように連続したフェッチ・アクセスにおいて、ア
ドレス・バス経由でデータを転送すれば、データ・バス
と合わせて従来のデータ・バスのビット幅の少なくとも
２倍のデータ転送を１回のバス・サイクルで行うことが
でき、すなわち２倍の転送レートを得ることができる。
ドレス・バス経由でデータを転送すれば、データ・バス
と合わせて従来のデータ・バスのビット幅の少なくとも
２倍のデータ転送を１回のバス・サイクルで行うことが
でき、すなわち２倍の転送レートを得ることができる。
次に、具体的な各部分の構成例について説明する。第
４図は、アドレス生成器108の具体的な構成を示す図面
である。アドレス・マルチプレクサ（AMPX）131は22ビ
ットのマルチプレクサであり、選択信号ASELによりアド
レス・レジスタ132の出力、またはアドレス・バスの下
位22ビットA23−A2を選択的に出力する（ASELが“1"な
らばA23−A0を、“0"ならばアドレス・レジスタ132の出
力が選択される）。アドレス・レジスタ132は22ビット
のレジスタであり、ストローブ信号ASTBによりアドレス
・バス下位22ビットA23−A2を、ストローブ信号AINCに
より本アドレス・レジスタ132の値を１インクリメント
する22ビット幅のインクリメンタ（INC）133の出力をラ
ッチする。すなわち、ストローブ信号ASTBの発生により
A23−A2の値に初期化、ストローブ信号AINCの発生によ
り内容を１インクリメントすることができる。
４図は、アドレス生成器108の具体的な構成を示す図面
である。アドレス・マルチプレクサ（AMPX）131は22ビ
ットのマルチプレクサであり、選択信号ASELによりアド
レス・レジスタ132の出力、またはアドレス・バスの下
位22ビットA23−A2を選択的に出力する（ASELが“1"な
らばA23−A0を、“0"ならばアドレス・レジスタ132の出
力が選択される）。アドレス・レジスタ132は22ビット
のレジスタであり、ストローブ信号ASTBによりアドレス
・バス下位22ビットA23−A2を、ストローブ信号AINCに
より本アドレス・レジスタ132の値を１インクリメント
する22ビット幅のインクリメンタ（INC）133の出力をラ
ッチする。すなわち、ストローブ信号ASTBの発生により
A23−A2の値に初期化、ストローブ信号AINCの発生によ
り内容を１インクリメントすることができる。
第６図は、制御回路109のうちアドレス生成器108の制
御信号に関する部分の具体的な構成を示す図面である。
選択信号ASELは、ADREN信号がそのまま用いられる。２
入力ANDゲート144は、分岐動作直後のフェッチ・アクセ
スのためバス・サイクルが発生したことを検知し、スト
ローブ信号ASTBを発生する。ストローブ信号AINCは、２
入力ORゲート147の出力を用いているが、連続したフェ
ッチ・アクセスのためのバス・サイクルが発生したこと
を２入力ANDゲート145の出力で、また分岐直後のフェッ
チ・サイクルのためのバス・サイクルが奇数ワードに対
して行われたことを２入力ANDゲート146の出力で検知し
ている。立下り検出器141は分岐動作直後のフェッチ・
アクセスのためのバス・サイクルが終了したことを検知
し、シリーズに接続されているパルス発生器142によ
り、１クロック幅のパルスが発生する。ディレイ素子14
3は、立下り検出器141、およびパルス発生器142によっ
て分岐動作直後のフェッチ・アクセスのためのバス・サ
イクルが終了した時に発生する１クロック幅のパルスが
発生した時に、このバス・サイクルが奇数ワードに対す
るアクセスであったことの情報（A1）が有効であるよう
に保持するために用いている。
御信号に関する部分の具体的な構成を示す図面である。
選択信号ASELは、ADREN信号がそのまま用いられる。２
入力ANDゲート144は、分岐動作直後のフェッチ・アクセ
スのためバス・サイクルが発生したことを検知し、スト
ローブ信号ASTBを発生する。ストローブ信号AINCは、２
入力ORゲート147の出力を用いているが、連続したフェ
ッチ・アクセスのためのバス・サイクルが発生したこと
を２入力ANDゲート145の出力で、また分岐直後のフェッ
チ・サイクルのためのバス・サイクルが奇数ワードに対
して行われたことを２入力ANDゲート146の出力で検知し
ている。立下り検出器141は分岐動作直後のフェッチ・
アクセスのためのバス・サイクルが終了したことを検知
し、シリーズに接続されているパルス発生器142によ
り、１クロック幅のパルスが発生する。ディレイ素子14
3は、立下り検出器141、およびパルス発生器142によっ
て分岐動作直後のフェッチ・アクセスのためのバス・サ
イクルが終了した時に発生する１クロック幅のパルスが
発生した時に、このバス・サイクルが奇数ワードに対す
るアクセスであったことの情報（A1）が有効であるよう
に保持するために用いている。
ここでは省略したが、データ・バッファ105,106,107
の制御信号LWEN,HWEN,AWENは、フェッチ・アクセスのた
めのバス・サイクルに関しては、以下の論理式を満足す
る組合せ回路によって実現される。
の制御信号LWEN,HWEN,AWENは、フェッチ・アクセスのた
めのバス・サイクルに関しては、以下の論理式を満足す
る組合せ回路によって実現される。
LWEN＝DS.and（（not（ADREN）.and.not（A1））.or.ADREN）； HWEN＝DS.and.（not（ADREN）.and.A1）； AWEN＝DS.and.（ADREN）； さらに、CPU101側の制御回路123のフェッチ・アクセ
スのためのバス・サイクルの発生制御について示す。第
７図は、制御回路123のフェッチ・アクセスのためのバ
ス・サイクル制御動作を示すフロー・チャートであり、
制御の結果発生される信号ADREN,FLASH,A1の状態、およ
び命令コード・キュー121への命令コードの格納方法を
図面下部に示している。同図において、リメインは連続
したフェッチ・アクセスの準備が完了していないこと
（直前のフェッチ・アクセスのためのバス・サイクルが
偶数ワードに対するものであったこと）を記憶しておく
フラグであり、連続フェッチ・アクセスのためのバス・
サイクル終了時に、内部データ・バスの上位16ビットに
出力されている奇数ワードの命令コードを、命令コード
・キュー121の上位16ビットにのみライトすることを制
御するために用いている。また、図７において図面最下
部に示している命令コードの格納方法において、点々で
示してあるのはデータ・バスD15−D0を経由して転送さ
れるワード単位の命令コードを、斜線で示してあるのは
アドレス・バスA15−ADを経由して転送されるワード単
位の命令コードを意味する。制御の流れは、リメインが
セットされているか、分岐命令直後のフェッチ・アクセ
スであるか、分岐命令直後のフェッチ・アクセスである
場合は偶数ワードに対するものであるかどうかで動作が
分岐する。
スのためのバス・サイクルの発生制御について示す。第
７図は、制御回路123のフェッチ・アクセスのためのバ
ス・サイクル制御動作を示すフロー・チャートであり、
制御の結果発生される信号ADREN,FLASH,A1の状態、およ
び命令コード・キュー121への命令コードの格納方法を
図面下部に示している。同図において、リメインは連続
したフェッチ・アクセスの準備が完了していないこと
（直前のフェッチ・アクセスのためのバス・サイクルが
偶数ワードに対するものであったこと）を記憶しておく
フラグであり、連続フェッチ・アクセスのためのバス・
サイクル終了時に、内部データ・バスの上位16ビットに
出力されている奇数ワードの命令コードを、命令コード
・キュー121の上位16ビットにのみライトすることを制
御するために用いている。また、図７において図面最下
部に示している命令コードの格納方法において、点々で
示してあるのはデータ・バスD15−D0を経由して転送さ
れるワード単位の命令コードを、斜線で示してあるのは
アドレス・バスA15−ADを経由して転送されるワード単
位の命令コードを意味する。制御の流れは、リメインが
セットされているか、分岐命令直後のフェッチ・アクセ
スであるか、分岐命令直後のフェッチ・アクセスである
場合は偶数ワードに対するものであるかどうかで動作が
分岐する。
従来連続した分岐命令を実行するまでに８回（８ワー
ド,16バイト）のフェッチ・アクセスのためのバス・サ
イクルを必要とするような命令実行シーケンスにおい
て、本発明を用いることで５回のバス・サイクルで実現
することができ、バス・サイクルの数は約63％へ低減で
きる。さらに、16ワード分のフェッチ・アクセスでは９
回のバス・サイクルで約56％へ低減、32ワード分のフェ
ッチ・アクセスでは17回のバス・サイクルで約53％へ低
減と、分岐命令の出願頻度が低くなればなるほど、従来
に対してバス・サイクルの数を最小1/2（50％）に低減
することができる。
ド,16バイト）のフェッチ・アクセスのためのバス・サ
イクルを必要とするような命令実行シーケンスにおい
て、本発明を用いることで５回のバス・サイクルで実現
することができ、バス・サイクルの数は約63％へ低減で
きる。さらに、16ワード分のフェッチ・アクセスでは９
回のバス・サイクルで約56％へ低減、32ワード分のフェ
ッチ・アクセスでは17回のバス・サイクルで約53％へ低
減と、分岐命令の出願頻度が低くなればなるほど、従来
に対してバス・サイクルの数を最小1/2（50％）に低減
することができる。
次に、本発明の他の実施例について説明する。第２図
に本実施例の構成を示す。本実施例ではCPU201は、命令
コード専用のデータ・バスID、アドレス・バスIA、制御
信号群IC、およびオペランド・データ専用のデータ・バ
スDD,アドレス・バスDA,制御信号群DCを持ち、それぞれ
命令コード専用メモリ203とオペランド・データ専用メ
モリ202と接続されることが特徴である。
に本実施例の構成を示す。本実施例ではCPU201は、命令
コード専用のデータ・バスID、アドレス・バスIA、制御
信号群IC、およびオペランド・データ専用のデータ・バ
スDD,アドレス・バスDA,制御信号群DCを持ち、それぞれ
命令コード専用メモリ203とオペランド・データ専用メ
モリ202と接続されることが特徴である。
本構成の場合、命令コード専用メモリ203へ接続され
るアドレス・バスIAは、オペランド・データのアクセス
のためのアドレスが出力されることが全く無いため、ア
ドレス・バスIAを命令コードの転送のために使用できる
可能性は、飛躍的に向上する。
るアドレス・バスIAは、オペランド・データのアクセス
のためのアドレスが出力されることが全く無いため、ア
ドレス・バスIAを命令コードの転送のために使用できる
可能性は、飛躍的に向上する。
以上説明したように、本発明を用い命令コードをアク
セスする際に、CPUとメモリの間に接続されたアドレス
・バスを補助的なデータ・バスとして用いることで、少
ない端子数、配線量のままで、単位時間あたり従来より
も最大２倍の命令コードをメモリからCPUへ転送するこ
とができる。
セスする際に、CPUとメモリの間に接続されたアドレス
・バスを補助的なデータ・バスとして用いることで、少
ない端子数、配線量のままで、単位時間あたり従来より
も最大２倍の命令コードをメモリからCPUへ転送するこ
とができる。
第１図は本発明の第１の実施例を説明するための構成
図、第２図は本発明の他の実施例を説明するための構成
図、第３図は従来の命令コード転送方式の構成を示す
図、第４図は第１の実施例におけるアドレス生成器の構
成を具体的に示す図、第５図は第１の実施例におけるデ
ータおよびアドレスの流れを示す図、第６図は第１の実
施例におけるメモリ側の制御回路の構成を具体的に示す
図、第７図は第１の実施例におけるCPU側の制御回路の
動作の流れを示す図である。 101,201,301……CPU、102,302……メモリ、202……オペ
ランド・データ専用メモリ、203……命令コード専用メ
モリ、103……偶数アドレス・バンク、104……奇数アド
レス・バンク、105,106,107……データ・バッファ、108
……アドレス生成器、109……制御回路、111……アドレ
ス・バッファ、112,113……データ・ラッチ、121……命
令コード・キュー、122……分岐命令検出器、123……制
御回路、131……アドレス・マルチプレクサ、132……ア
ドレス・ラッチ、133……インクリメンタ、141……立下
り検出器、142……パルス発生器、143……ディレイ素
子、144,145,146……２入力ANDゲート、147……２入力O
Rゲート。
図、第２図は本発明の他の実施例を説明するための構成
図、第３図は従来の命令コード転送方式の構成を示す
図、第４図は第１の実施例におけるアドレス生成器の構
成を具体的に示す図、第５図は第１の実施例におけるデ
ータおよびアドレスの流れを示す図、第６図は第１の実
施例におけるメモリ側の制御回路の構成を具体的に示す
図、第７図は第１の実施例におけるCPU側の制御回路の
動作の流れを示す図である。 101,201,301……CPU、102,302……メモリ、202……オペ
ランド・データ専用メモリ、203……命令コード専用メ
モリ、103……偶数アドレス・バンク、104……奇数アド
レス・バンク、105,106,107……データ・バッファ、108
……アドレス生成器、109……制御回路、111……アドレ
ス・バッファ、112,113……データ・ラッチ、121……命
令コード・キュー、122……分岐命令検出器、123……制
御回路、131……アドレス・マルチプレクサ、132……ア
ドレス・ラッチ、133……インクリメンタ、141……立下
り検出器、142……パルス発生器、143……ディレイ素
子、144,145,146……２入力ANDゲート、147……２入力O
Rゲート。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38 G06F 13/16 G06F 12/02
Claims (1)
- 【請求項１】CPUとアドレス・バスおよびデータ・バス
で接続されたメモリから前記CPUに命令コードを転送す
る方式において、前記CPU内は、分岐命令を検知する手
段と、前記検知手段により分岐命令を検知した時はその
分岐命令直後のアドレス情報を前記アドレスバスに供給
する手段と、分岐命令直後以外の時は前記アドレスバス
にアドレス情報を供給することなく前記アドレスバス及
び前記CPUの状態の情報を前記メモリに通知する手段
と、前記分岐命令直後以外の時前記アドレス・バス上の
データを内部データ・バスに接続する手段と、前記メモ
リ内は、前記データ・バスに接続されるメモリ手段と、
前記CPUからの前記通知手段によって通知された情報に
より前記アドレス・バスを介して前記CPUから通知され
るアドレス情報又は、そのアドレス情報に従って生成し
た新たなアドレス情報を前記メモリ手段に供給するアド
レス生成手段とを有し、分岐命令直後には前記アドレス
・バス上のアドレス情報をそのまま前記メモリ手段に供
給しそれに対応した前記メモリ手段からのデータを前記
データ・バスのみを経由して前記CPUに転送し、分岐命
令直後以外の場合には前記アドレス生成手段によって生
成されたアドレス情報を前記メモリ手段に供給しそれに
対応した前記メモリ手段からのデータを前記データ・バ
スおよび前記アドレス・バスの双方を経由して前記CPU
に転送することを特徴とする命令コード転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27086789A JP2924004B2 (ja) | 1989-10-17 | 1989-10-17 | 命令コード転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27086789A JP2924004B2 (ja) | 1989-10-17 | 1989-10-17 | 命令コード転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03130830A JPH03130830A (ja) | 1991-06-04 |
| JP2924004B2 true JP2924004B2 (ja) | 1999-07-26 |
Family
ID=17492076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27086789A Expired - Fee Related JP2924004B2 (ja) | 1989-10-17 | 1989-10-17 | 命令コード転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924004B2 (ja) |
-
1989
- 1989-10-17 JP JP27086789A patent/JP2924004B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03130830A (ja) | 1991-06-04 |
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Legal Events
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Free format text: PAYMENT UNTIL: 20090507 Year of fee payment: 10 |
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