JP2695157B2 - 可変パイプラインプロセッサ - Google Patents
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、コンピュータの高速化を目的とした可変パ
イプラインプロセッサに関するものである。 従来の技術 従来のパイプラインプロセッサとしては、例えば元岡
達「計算システム技術」，（昭48.4.20），オーム社,
P93〜99に示されている。 第３図はこの従来のパイプラインプロセッサの構成図
を示すものである。第３図において、９は命令解読装
置、10はオペランドのアドレス計算を行なうオペランド
先読み装置ａ、11はオペランドの先読みを行なうオペラ
ンド先読み装置ｂ、12は演算装置、13は命令コードの先
読みを行なう命令先読み装置、14はメモリ・I/Oなどを
接続するチップバス、15はオペランド先読み装置b11、
命令先読み装置13およびオペランドの書き込み時の演算
装置12からの要求を調停しチップバス14の制御を行なう
バス制御装置である。 命令解読装置９は、命令先読み装置13により先読みさ
れた命令コードを解読し、命令実行に関する制御情報
と、メモリオペランドのフェッチを伴う場合はオペラン
ドのアドレス計算および先読みのための制御情報を、ま
た、メモリへの書き込みを伴う場合はオペランドのアド
レス計算のための制御情報を、オペランド先読み装置a1
0に発行する。 オペランド先読み装置a10は、オペランドのアドレス
計算を行ないオペランドアドレスとメモリ参照に伴う制
御情報と、命令実行に関する制御情報をオペランド先読
み装置b11に送出する。 オペランド先読み装置b11は、メモリオペランドのフ
ェッチが必要な場合はバス制御装置15へ要求を出し、オ
ペランド先読み装置a10より受け取ったオペランドアド
レスに従ってメモリの先読みを行なう。先読みデータ、
書き込みアドレス、および命令実行に関する制御情報
は、演算装置12に送出する。 演算装置12は、オペランド先読み装置b11より受け取
った先読みデータ、および命令実行に関する制御情報に
従って演算を実行する。また、演算結果のメモリへの書
き込みを必要とする場合はバス制御装置15へ要求を出
し、オペランド先読み装置b11より受け取った書き込み
アドレスに従って演算結果のメモリへの書き込みを行
う。 以上のように構成された従来のパイプラインプロセッ
サについて、以下その動作を説明する。 第４図は動作波形図を示すものである。命令解読装置
９、オペランド先読み装置a10、オペランド先読み装置b
11、および演算装置12において実行されている命令をク
ロック単位で示している。各装置の必要クロック数は、
命令解読装置９（１クロック）、オペランド先読み装置
a10（１クロック）、オペランド先読み装置b11（３クロ
ック）、および演算装置12（１クロック）の場合を示し
ている。実行している命令シーケンスは、メモリオペラ
ンドのフェッチが必要な命令に続いて２命令のメモリオ
ペランドのフェッチが不必要な命令を実行し、この３命
令の繰り返しとなっている。具体的には、命令1,4,7,1
0,13がメモリオペランドのフェッチが必要な命令であ
り、命令2,3,5,6,8,9,11,12,14,15がメモリオペランド
のフェッチが不要な命令である。またパイプラインの初
期状態は空状態（例えば条件分岐時）としている。命令
１は、クロックt1に命令解読装置９で命令解読が行なわ
れ、命令実行に関する制御情報と、オペランドのアドレ
ス計算および先読みのための制御情報をオペランド先読
み装置a10へ発行する。クロックt2にオペランド先読み
装置a10でオペランドのアドレス計算および先読みのた
めの制御情報に従って、オペランドのアドレス計算が行
なわれ、オペランドアドレスと，命令実行に関する制御
情報と、オペランドのアドレス計算および先読みのため
の制御情報をオペランド先読み装置b11へ送行する。ク
ロックt3〜t5にオペランド先読み装置b11でアドレス計
算および先読みのための制御情報に従って、オペランド
の先読みが行なわれ、先読みデータと、命令実行に関す
る制御情報を演算装置12へ送出する。クロックt6に演算
装置12において命令実行に関する制御情報に従って、実
行する。命令２は、クロックt2に命令解読装置１で命令
解読が行なわれ、メモリオペランドのフェッチが不要な
命令のため命令実行に関する制御情報だけをオペランド
先読み装置a10へ発行する。クロックt3にオペランド先
読み装置a10のステージを通るが、オペランドのアドレ
ス計算および先読みのための制御情報が無いため何も行
なわず、命令実行に関する制御情報をオペランド先読み
装置b11へ送出しようとする。しかし、命令１のオペラ
ンド先読み装置b11での実行が完了していないために、
命令実行に関する命令２の制御情報の送出はクロックt6
まで遅延される。クロックt6にオペランド先読み装置b1
1のステージを通るが、オペランドのアドレス計算およ
び先読みのための制御情報が無いため何も行なわず、命
令実行に関する制御情報を演算装置12へ送出する。クロ
ックt7に演算装置12において命令実行に関する制御情報
に従って、実行する。 発明が解決しようとする問題点 しかしながら上記のような構成では、メモリオペラン
ドのフェッチが不要なレジスタ間演算等の命令において
も、オペランドのアドレス計算や先読み等のパイプライ
ン・ステージの不必要な通過が必要となり、このため分
岐時等のパイプラインの乱れが発生した場合パイプライ
ンの充填のためのオーバヘッドが発生し、（構造化プロ
グラミングにおけるCASE文の多岐選択等において頻発
し、この場合比較命令と条件分岐命令の繰り返しとなり
実際に処理を行なっている時間よりもオーバヘッドの方
が多くの時間を消費する。）また、メモリオペランドの
フェッチが不要な命令のパイプライン・ステージの不必
要な通過により本来オペランドのフェッチが必要な命令
のオペランドアクセスのためのバス帯域を制限する（メ
モリオペランドのフェッチが不要な命令と必要な命令の
命令出現頻度がn:1の場合、メモリオペランドのフェッ
チが必要な命令のオペランドアクセスのためのバス帯域
はｎ＋１倍まで理論的には拡張可能である。）という問
題点を有していた。この例では、オペランド先読みにお
いてオペランド先読み装置b11が律速段階となりオペラ
ンドアクセスのためのバス帯域の60％だけしかオペラン
ドアクセスに使用されていない。 本発明はかかる点に鑑み、分岐時等のパイプラインの
乱れが発生した場合のパイプラインの充填のためのオー
バヘッドを抑止し、また、メモリオペランドのフェッチ
が不要な命令のパイプライン・ステージの不必要な通過
による本来メモリオペランドのフェッチが必要な命令の
オペランドアクセスのためのバス帯域の制限を抑止した
可変パイプラインプロセッサを提供することを目的とす
る。 問題点を解決するための手段 本発明はオペランドのアドレス計算と先読みを行なう
オペランド先読み装置と、前記オペランド先読み装置に
接続され演算を実行する演算装置と、前記オペランド先
読み装置に接続され命令コードを解読し前記オペランド
先読み装置と前記演算装置を制御するための制御情報を
生成する命令解読装置と、前記命令解読装置と前記演算
装置に接続され前記命令解読装置により生成された前記
演算装置を制御するための制御情報をキューイングし前
記演算装置からの要求に応じてキューイングされた制御
情報を前記演算装置へ発行する制御情報バッファとを備
えた可変パイプラインプロセッサである。 作用 本発明は前記した構成により、オペランド先読み装置
と演算装置を制御するための制御情報を分離して必要な
情報だけ命令解読装置より発行し、演算装置を制御する
ための制御情報は制御情報バッファによりキューイング
し演算装置からの要求に応じてキューイングされた制御
情報を演算装置へ発行する。これにより、オペランド先
読みがメインパイプライン（命令フェッチ→命令解読→
命令実行）から分離し並行動作可能となり、必要に応じ
てパイプライン・ステージとして挿入された形態で動作
可能となる。従って、メモリオペランドのフェッチが不
要なレジスタ間演算等の命令に対しては演算装置を制御
するための制御情報だけを発行し、メモリオペランドの
フェッチが必要な命令に対してはオペランド先読み装置
を制御するための制御情報と演算装置を制御するための
制御情報の両方を発行する。このため、メモリオペラン
ドのフェッチが不要なレジスタ間演算等の命令に対して
はメインパイプライン（命令フェッチ→命令解読→命令
実行）だけが動作し、分岐時等のパイプラインの乱れが
発生した場合のパイプラインの充填のためのオーバヘッ
ドを回避し、またメモリオペランドのフェッチが不要な
命令のパイプライン・ステージの不必要な通過による本
来メモリオペランドのフェッチが必要な命令のオペラン
ドアクセスのためのバス帯域の制限を回避することがで
きる。 実施例 第１図は本発明の実施例における可変パイプラインプ
ロセッサの構成図を示すものである。第１図において、
１は命令解読装置、２はオペランドのアドレス計算を行
なうオペランド先読み装置ａ、３オペランドの先読みを
行なうオペランド先読み装置ｂ、４は演算装置、５は制
御情報バッファ、６は命令コードの先読みを行なう命令
先読み装置、７メモリ・I/Oなどを接続するチップバ
ス、８はオペランド先読み装置b3、命令先読み装置６お
よびオペランドの書き込み時の演算装置４からの要求を
調停しチップバス７の制御を行なうバス制御装置であ
る。 命令解読装置１は、命令先読み装置６により先読みさ
れた命令コードを解読し、メモリオペランドのフェッチ
を伴う場合はオペランドのアドレス計算および先読みの
ための制御情報を、また、メモリへの書き込みを伴う場
合はオペランドのアドレス計算のための制御情報をオペ
ランド先読み装置a2に発行する。また、命令実行に関す
る制御情報は制御情報バッファ５に発行する。 オペランド先読み装置a2は、オペランドのアドレス計
算を行ないオペランドアドレスとメモリ参照に伴う制御
情報をオペランド先読み装置b3に送出する。 オペランド先読み装置b3は、メモリオペランドのフェ
ッチが必要な場合はバス制御装置８へ要求を出し、オペ
ランド先読み装置a2より受け取ったオペランドアドレス
に従ってメモリの先読みを行ない、読み込んだデータの
キューイングを行う。また、メモリへの書き込みの場合
はオペランドアドレスのキューイングを行う。先読みデ
ータおよび書き込みアドレスのキューイングの状態は制
御情報バッファ５に送出する。 制御情報バッファ５は、命令解読装置１より受け取っ
た演算装置４の制御情報のキューイングを行う。また、
演算装置４からの要求に従って制御情報を発行する。こ
の時、発行する制御情報が先読みデータまたは書き込み
アドレスを必要とする場合は制御情報バッファ５の先読
みデータおよび書き込みアドレスのキューイングの状態
の確認を行なう。準備が完了していない場合は制御情報
の発行は先読みデータおよび書き込みアドレスの準備が
完了するまで遅延させる。 演算装置４は、制御情報バッファ５より受け取った制
御情報およびオペランド先読み装置b3より受け取った先
読みデータに従って演算を実行する。また、演算結果の
メモリへの書き込みを必要とする場合はバス制御装置８
へ要求を出し、オペランド先読み装置b3より受け取った
書き込みアドレスに従って演算結果のメモリへの書き込
みを行う。 以上のように構成された本実施例の可変パイプライン
プロセッサについて、以下その動作を説明する。第２図
は動作波形図を示すものである。命令解読装置１、オペ
ランド先読み装置a2,オペランド先読み装置b3,および演
算装置４において実行されている命令をクロック単位で
示し、同時に制御情報バッファ５においてキューイング
されている演算装置４の制御情報の状態を示している。
各装置の必要クロック数は、命令解読装置１（１クロッ
ク），オペランド先読み装置a2（１クロック），オペラ
ンド先読み装置b3（３クロック），および演算装置４
（１クロック）の場合を示している。実行している命令
シーケンスは、メモリオペランドのフェッチが必要な命
令に続いて２命令のメモリオペランドのフェッチが不要
な命令を実行し、この３命令の繰り返しとなっている。
具体的には、命令1,4,7,10,13がメモリオペランドのフ
ェッチが必要な命令であり，命令2,3,5,6,8,9,11,12,1
4,15がメモリオペランドのフェッチが不必要な命令であ
る。またパイプラインの初期状態は空状態（例えば条件
分岐時）としている。命令１は，クロックt1に命令解読
装置１で命令解読が行なわれ、オペランドのアドレス計
算および先読みのための制御情報をオペランド先読み装
置a2へ発行し、命令実行に関する制御情報を制御情報バ
ッファ５へ発行する。しかし、データの準備が完了して
いないために、命令実行に関する制御情報は制御情報バ
ッファ５にキューイングされた状態で演算装置４への発
行は遅延される。オペランドのアドレス計算および先読
みのための制御情報に従って、クロックt2にオペランド
先読み装置a2でオペランドのアドレス計算が行なわれ、
クロックt3〜t5にオペランド先読み装置b3でオペランド
の先読みが行なわれる。データの準備が完了したことに
より制御情報バッファ５においてキューイングされてい
る命令実行に関する制御情報が発行されクロックt6に演
算装置４において実行される。命令２は、クロックt2に
命令解読装置１で命令解読が行なわれ、メモリオペラン
ドのフェッチが不要な命令のため命令実行に関する制御
情報だけを制御情報バッファ５へ発行する。しかし、命
令１のための制御情報の発行が完了していないために、
命令実行に関する命令２の制御情報は制御情報バッファ
５にキューイングされた状態で演算装置４への発行はク
ロックｔまで遅延される。この例では、オペランド先読
みにおいてオペランド先読み装置b3が律速段階となりオ
ペランドアクセスのためのバス帯域の100％がオペラン
ドアクセスに使用されている。これは、従来例における
バス帯域の使用率60％に比較して大きく改善されてい
る。 以上のように本実施例によれば、オペランド先読み装
置a2およびオペランド先読み装置b3と演算装置４を制御
するための制御情報を分離して必要な情報だけを命令解
読装置１より送出し、演算装置４を制御するための制御
情報は制御情報バッファ５によりキューイングし演算装
置４からの要求に応じてキューイングされた制御情報を
演算装置４へ発行することにより、オペランド先読みを
メインパイプライン（命令フェッチ→命令解読→命令実
行）から独立させ必要に応じてパイプライン・ステージ
として挿入可能となる。従って、メモリオペランドのフ
ェッチが不要なレジスタ間演算等の命令に対しては演算
装置４を制御するための制御情報だけを発行し、メモリ
オペランドのフェッチが必要な命令に対してはオペラン
ド先読み装置a2およびオペランド先読み装置b3を制御す
るための制御情報と演算装置４を制御するための制御情
報の両方を発行する。このため、メモリオペランドのフ
ェッチが不要なレジスタ間演算等の命令に対してはメイ
ンパイプライン（命令フェッチ→命令解読→命令実行）
だけが動作し、分岐時等のパイプラインの乱れが発生し
た場合のパイプラインの充填のためのオーバヘッドを回
避し、また、オペランドのアドレス計算や先読み等が不
必要な制御情報のオペランド先読み装置a2およびオペラ
ンド先読み装置b3の通過がなくなり、メモリオペランド
のフェッチが不要な命令のパイプライン・ステージの不
必要な通過による本来メモリオペランドのフェッチが必
要な命令のオペランドアクセスのためのバス帯域の制限
を回避することができる。同時に，本実施例において
は、オペランド先読み装置b3においてキューイングを行
っているためメモリオペランドのフェッチが不要な命令
と必要な命令の命令出現頻度が局所的に変動しても対応
が可能でありオペランドアクセスのためのバス帯域の有
効利用を実現することができる。 なお、第１の実施例において実記憶対応としてアドレ
ス変換機構を考慮しなかったが、仮想記憶対応の場合は
オペランド先読み装置b3と命令先読み装置６、またはバ
ス制御装置８にアドレス変換機構を組み込んでもよい。
また、キャッシュ・メモリを考慮しなかったが，キャッ
シュ・メモリを内蔵する場合はオペランド先読み装置b
3,命令先読み装置６、またはバス制御装置８に組み込ん
でもよい。特に、データ用キャッシュ・メモリをオペラ
ンド先読み装置b3に内蔵した場合オペランド先読み装置
b3の必要クロック数がキャッシュ・ヒット時において著
しく減少するため，その効果は大きい。また、オペラン
ド先読み装置a2、オペランド先読み装置b3を分離した
が、オペランド先読み装置としてひとつの装置として実
現してもよい。また、各装置をひとつのパイプライン・
ステージとして説明したが、複数のパイプライン・ステ
ージを持つ装置として実現してもよい。また、制御情報
バッファ５においてオペランド先読み装置b3のキューイ
ングの状態を管理したが、演算装置４において管理して
もよい。 発明の効果 以上説明したように、本発明によれば、オペランド先
読み装置と演算装置を制御するための制御情報を分離し
て必要な情報だけを命令解読装置より発行し、演算装置
を制御するための制御情報は制御情報バッファによりキ
ューイングし演算装置からの要求に応じてキューイング
された制御情報を演算装置へ発行する。これにより、オ
ペランド先読みがメインパイプライン（命令フェッチ→
命令解読→命令実行）から分離し並行動作可能となり、
必要に応じてパイプライン・ステージとして挿入された
形態で動作可能となる。従って、メモリオペランドのフ
ェッチが不要なレジスタ間演算等の命令に対しては演算
装置を制御するための制御情報だけを発行し、メモリオ
ペランドのフェッチが必要な命令に対してはオペランド
先読み装置を制御するための制御情報と演算装置を制御
するための制御情報の両方を発行する。このため、メモ
リオペランドのフェッチが不要なレジスタ間演算等の命
令に対してはメインパイプライン（命令フェッチ→命令
解読→命令実行）だけが動作し、分岐時等のパイプライ
ンの乱れが発生した場合のパイプラインの充填のための
オーバヘッドを回避し、またメモリオペランドのフェッ
チが不要な命令のパイプライン・ステージの不必要な通
過による本来メモリオペランドのフェッチが必要な命令
のオペランドアクセスのためのバス帯域の制限を回避す
ることができ、その実用的効果は大きい。
イプラインプロセッサに関するものである。 従来の技術 従来のパイプラインプロセッサとしては、例えば元岡
達「計算システム技術」，（昭48.4.20），オーム社,
P93〜99に示されている。 第３図はこの従来のパイプラインプロセッサの構成図
を示すものである。第３図において、９は命令解読装
置、10はオペランドのアドレス計算を行なうオペランド
先読み装置ａ、11はオペランドの先読みを行なうオペラ
ンド先読み装置ｂ、12は演算装置、13は命令コードの先
読みを行なう命令先読み装置、14はメモリ・I/Oなどを
接続するチップバス、15はオペランド先読み装置b11、
命令先読み装置13およびオペランドの書き込み時の演算
装置12からの要求を調停しチップバス14の制御を行なう
バス制御装置である。 命令解読装置９は、命令先読み装置13により先読みさ
れた命令コードを解読し、命令実行に関する制御情報
と、メモリオペランドのフェッチを伴う場合はオペラン
ドのアドレス計算および先読みのための制御情報を、ま
た、メモリへの書き込みを伴う場合はオペランドのアド
レス計算のための制御情報を、オペランド先読み装置a1
0に発行する。 オペランド先読み装置a10は、オペランドのアドレス
計算を行ないオペランドアドレスとメモリ参照に伴う制
御情報と、命令実行に関する制御情報をオペランド先読
み装置b11に送出する。 オペランド先読み装置b11は、メモリオペランドのフ
ェッチが必要な場合はバス制御装置15へ要求を出し、オ
ペランド先読み装置a10より受け取ったオペランドアド
レスに従ってメモリの先読みを行なう。先読みデータ、
書き込みアドレス、および命令実行に関する制御情報
は、演算装置12に送出する。 演算装置12は、オペランド先読み装置b11より受け取
った先読みデータ、および命令実行に関する制御情報に
従って演算を実行する。また、演算結果のメモリへの書
き込みを必要とする場合はバス制御装置15へ要求を出
し、オペランド先読み装置b11より受け取った書き込み
アドレスに従って演算結果のメモリへの書き込みを行
う。 以上のように構成された従来のパイプラインプロセッ
サについて、以下その動作を説明する。 第４図は動作波形図を示すものである。命令解読装置
９、オペランド先読み装置a10、オペランド先読み装置b
11、および演算装置12において実行されている命令をク
ロック単位で示している。各装置の必要クロック数は、
命令解読装置９（１クロック）、オペランド先読み装置
a10（１クロック）、オペランド先読み装置b11（３クロ
ック）、および演算装置12（１クロック）の場合を示し
ている。実行している命令シーケンスは、メモリオペラ
ンドのフェッチが必要な命令に続いて２命令のメモリオ
ペランドのフェッチが不必要な命令を実行し、この３命
令の繰り返しとなっている。具体的には、命令1,4,7,1
0,13がメモリオペランドのフェッチが必要な命令であ
り、命令2,3,5,6,8,9,11,12,14,15がメモリオペランド
のフェッチが不要な命令である。またパイプラインの初
期状態は空状態（例えば条件分岐時）としている。命令
１は、クロックt1に命令解読装置９で命令解読が行なわ
れ、命令実行に関する制御情報と、オペランドのアドレ
ス計算および先読みのための制御情報をオペランド先読
み装置a10へ発行する。クロックt2にオペランド先読み
装置a10でオペランドのアドレス計算および先読みのた
めの制御情報に従って、オペランドのアドレス計算が行
なわれ、オペランドアドレスと，命令実行に関する制御
情報と、オペランドのアドレス計算および先読みのため
の制御情報をオペランド先読み装置b11へ送行する。ク
ロックt3〜t5にオペランド先読み装置b11でアドレス計
算および先読みのための制御情報に従って、オペランド
の先読みが行なわれ、先読みデータと、命令実行に関す
る制御情報を演算装置12へ送出する。クロックt6に演算
装置12において命令実行に関する制御情報に従って、実
行する。命令２は、クロックt2に命令解読装置１で命令
解読が行なわれ、メモリオペランドのフェッチが不要な
命令のため命令実行に関する制御情報だけをオペランド
先読み装置a10へ発行する。クロックt3にオペランド先
読み装置a10のステージを通るが、オペランドのアドレ
ス計算および先読みのための制御情報が無いため何も行
なわず、命令実行に関する制御情報をオペランド先読み
装置b11へ送出しようとする。しかし、命令１のオペラ
ンド先読み装置b11での実行が完了していないために、
命令実行に関する命令２の制御情報の送出はクロックt6
まで遅延される。クロックt6にオペランド先読み装置b1
1のステージを通るが、オペランドのアドレス計算およ
び先読みのための制御情報が無いため何も行なわず、命
令実行に関する制御情報を演算装置12へ送出する。クロ
ックt7に演算装置12において命令実行に関する制御情報
に従って、実行する。 発明が解決しようとする問題点 しかしながら上記のような構成では、メモリオペラン
ドのフェッチが不要なレジスタ間演算等の命令において
も、オペランドのアドレス計算や先読み等のパイプライ
ン・ステージの不必要な通過が必要となり、このため分
岐時等のパイプラインの乱れが発生した場合パイプライ
ンの充填のためのオーバヘッドが発生し、（構造化プロ
グラミングにおけるCASE文の多岐選択等において頻発
し、この場合比較命令と条件分岐命令の繰り返しとなり
実際に処理を行なっている時間よりもオーバヘッドの方
が多くの時間を消費する。）また、メモリオペランドの
フェッチが不要な命令のパイプライン・ステージの不必
要な通過により本来オペランドのフェッチが必要な命令
のオペランドアクセスのためのバス帯域を制限する（メ
モリオペランドのフェッチが不要な命令と必要な命令の
命令出現頻度がn:1の場合、メモリオペランドのフェッ
チが必要な命令のオペランドアクセスのためのバス帯域
はｎ＋１倍まで理論的には拡張可能である。）という問
題点を有していた。この例では、オペランド先読みにお
いてオペランド先読み装置b11が律速段階となりオペラ
ンドアクセスのためのバス帯域の60％だけしかオペラン
ドアクセスに使用されていない。 本発明はかかる点に鑑み、分岐時等のパイプラインの
乱れが発生した場合のパイプラインの充填のためのオー
バヘッドを抑止し、また、メモリオペランドのフェッチ
が不要な命令のパイプライン・ステージの不必要な通過
による本来メモリオペランドのフェッチが必要な命令の
オペランドアクセスのためのバス帯域の制限を抑止した
可変パイプラインプロセッサを提供することを目的とす
る。 問題点を解決するための手段 本発明はオペランドのアドレス計算と先読みを行なう
オペランド先読み装置と、前記オペランド先読み装置に
接続され演算を実行する演算装置と、前記オペランド先
読み装置に接続され命令コードを解読し前記オペランド
先読み装置と前記演算装置を制御するための制御情報を
生成する命令解読装置と、前記命令解読装置と前記演算
装置に接続され前記命令解読装置により生成された前記
演算装置を制御するための制御情報をキューイングし前
記演算装置からの要求に応じてキューイングされた制御
情報を前記演算装置へ発行する制御情報バッファとを備
えた可変パイプラインプロセッサである。 作用 本発明は前記した構成により、オペランド先読み装置
と演算装置を制御するための制御情報を分離して必要な
情報だけ命令解読装置より発行し、演算装置を制御する
ための制御情報は制御情報バッファによりキューイング
し演算装置からの要求に応じてキューイングされた制御
情報を演算装置へ発行する。これにより、オペランド先
読みがメインパイプライン（命令フェッチ→命令解読→
命令実行）から分離し並行動作可能となり、必要に応じ
てパイプライン・ステージとして挿入された形態で動作
可能となる。従って、メモリオペランドのフェッチが不
要なレジスタ間演算等の命令に対しては演算装置を制御
するための制御情報だけを発行し、メモリオペランドの
フェッチが必要な命令に対してはオペランド先読み装置
を制御するための制御情報と演算装置を制御するための
制御情報の両方を発行する。このため、メモリオペラン
ドのフェッチが不要なレジスタ間演算等の命令に対して
はメインパイプライン（命令フェッチ→命令解読→命令
実行）だけが動作し、分岐時等のパイプラインの乱れが
発生した場合のパイプラインの充填のためのオーバヘッ
ドを回避し、またメモリオペランドのフェッチが不要な
命令のパイプライン・ステージの不必要な通過による本
来メモリオペランドのフェッチが必要な命令のオペラン
ドアクセスのためのバス帯域の制限を回避することがで
きる。 実施例 第１図は本発明の実施例における可変パイプラインプ
ロセッサの構成図を示すものである。第１図において、
１は命令解読装置、２はオペランドのアドレス計算を行
なうオペランド先読み装置ａ、３オペランドの先読みを
行なうオペランド先読み装置ｂ、４は演算装置、５は制
御情報バッファ、６は命令コードの先読みを行なう命令
先読み装置、７メモリ・I/Oなどを接続するチップバ
ス、８はオペランド先読み装置b3、命令先読み装置６お
よびオペランドの書き込み時の演算装置４からの要求を
調停しチップバス７の制御を行なうバス制御装置であ
る。 命令解読装置１は、命令先読み装置６により先読みさ
れた命令コードを解読し、メモリオペランドのフェッチ
を伴う場合はオペランドのアドレス計算および先読みの
ための制御情報を、また、メモリへの書き込みを伴う場
合はオペランドのアドレス計算のための制御情報をオペ
ランド先読み装置a2に発行する。また、命令実行に関す
る制御情報は制御情報バッファ５に発行する。 オペランド先読み装置a2は、オペランドのアドレス計
算を行ないオペランドアドレスとメモリ参照に伴う制御
情報をオペランド先読み装置b3に送出する。 オペランド先読み装置b3は、メモリオペランドのフェ
ッチが必要な場合はバス制御装置８へ要求を出し、オペ
ランド先読み装置a2より受け取ったオペランドアドレス
に従ってメモリの先読みを行ない、読み込んだデータの
キューイングを行う。また、メモリへの書き込みの場合
はオペランドアドレスのキューイングを行う。先読みデ
ータおよび書き込みアドレスのキューイングの状態は制
御情報バッファ５に送出する。 制御情報バッファ５は、命令解読装置１より受け取っ
た演算装置４の制御情報のキューイングを行う。また、
演算装置４からの要求に従って制御情報を発行する。こ
の時、発行する制御情報が先読みデータまたは書き込み
アドレスを必要とする場合は制御情報バッファ５の先読
みデータおよび書き込みアドレスのキューイングの状態
の確認を行なう。準備が完了していない場合は制御情報
の発行は先読みデータおよび書き込みアドレスの準備が
完了するまで遅延させる。 演算装置４は、制御情報バッファ５より受け取った制
御情報およびオペランド先読み装置b3より受け取った先
読みデータに従って演算を実行する。また、演算結果の
メモリへの書き込みを必要とする場合はバス制御装置８
へ要求を出し、オペランド先読み装置b3より受け取った
書き込みアドレスに従って演算結果のメモリへの書き込
みを行う。 以上のように構成された本実施例の可変パイプライン
プロセッサについて、以下その動作を説明する。第２図
は動作波形図を示すものである。命令解読装置１、オペ
ランド先読み装置a2,オペランド先読み装置b3,および演
算装置４において実行されている命令をクロック単位で
示し、同時に制御情報バッファ５においてキューイング
されている演算装置４の制御情報の状態を示している。
各装置の必要クロック数は、命令解読装置１（１クロッ
ク），オペランド先読み装置a2（１クロック），オペラ
ンド先読み装置b3（３クロック），および演算装置４
（１クロック）の場合を示している。実行している命令
シーケンスは、メモリオペランドのフェッチが必要な命
令に続いて２命令のメモリオペランドのフェッチが不要
な命令を実行し、この３命令の繰り返しとなっている。
具体的には、命令1,4,7,10,13がメモリオペランドのフ
ェッチが必要な命令であり，命令2,3,5,6,8,9,11,12,1
4,15がメモリオペランドのフェッチが不必要な命令であ
る。またパイプラインの初期状態は空状態（例えば条件
分岐時）としている。命令１は，クロックt1に命令解読
装置１で命令解読が行なわれ、オペランドのアドレス計
算および先読みのための制御情報をオペランド先読み装
置a2へ発行し、命令実行に関する制御情報を制御情報バ
ッファ５へ発行する。しかし、データの準備が完了して
いないために、命令実行に関する制御情報は制御情報バ
ッファ５にキューイングされた状態で演算装置４への発
行は遅延される。オペランドのアドレス計算および先読
みのための制御情報に従って、クロックt2にオペランド
先読み装置a2でオペランドのアドレス計算が行なわれ、
クロックt3〜t5にオペランド先読み装置b3でオペランド
の先読みが行なわれる。データの準備が完了したことに
より制御情報バッファ５においてキューイングされてい
る命令実行に関する制御情報が発行されクロックt6に演
算装置４において実行される。命令２は、クロックt2に
命令解読装置１で命令解読が行なわれ、メモリオペラン
ドのフェッチが不要な命令のため命令実行に関する制御
情報だけを制御情報バッファ５へ発行する。しかし、命
令１のための制御情報の発行が完了していないために、
命令実行に関する命令２の制御情報は制御情報バッファ
５にキューイングされた状態で演算装置４への発行はク
ロックｔまで遅延される。この例では、オペランド先読
みにおいてオペランド先読み装置b3が律速段階となりオ
ペランドアクセスのためのバス帯域の100％がオペラン
ドアクセスに使用されている。これは、従来例における
バス帯域の使用率60％に比較して大きく改善されてい
る。 以上のように本実施例によれば、オペランド先読み装
置a2およびオペランド先読み装置b3と演算装置４を制御
するための制御情報を分離して必要な情報だけを命令解
読装置１より送出し、演算装置４を制御するための制御
情報は制御情報バッファ５によりキューイングし演算装
置４からの要求に応じてキューイングされた制御情報を
演算装置４へ発行することにより、オペランド先読みを
メインパイプライン（命令フェッチ→命令解読→命令実
行）から独立させ必要に応じてパイプライン・ステージ
として挿入可能となる。従って、メモリオペランドのフ
ェッチが不要なレジスタ間演算等の命令に対しては演算
装置４を制御するための制御情報だけを発行し、メモリ
オペランドのフェッチが必要な命令に対してはオペラン
ド先読み装置a2およびオペランド先読み装置b3を制御す
るための制御情報と演算装置４を制御するための制御情
報の両方を発行する。このため、メモリオペランドのフ
ェッチが不要なレジスタ間演算等の命令に対してはメイ
ンパイプライン（命令フェッチ→命令解読→命令実行）
だけが動作し、分岐時等のパイプラインの乱れが発生し
た場合のパイプラインの充填のためのオーバヘッドを回
避し、また、オペランドのアドレス計算や先読み等が不
必要な制御情報のオペランド先読み装置a2およびオペラ
ンド先読み装置b3の通過がなくなり、メモリオペランド
のフェッチが不要な命令のパイプライン・ステージの不
必要な通過による本来メモリオペランドのフェッチが必
要な命令のオペランドアクセスのためのバス帯域の制限
を回避することができる。同時に，本実施例において
は、オペランド先読み装置b3においてキューイングを行
っているためメモリオペランドのフェッチが不要な命令
と必要な命令の命令出現頻度が局所的に変動しても対応
が可能でありオペランドアクセスのためのバス帯域の有
効利用を実現することができる。 なお、第１の実施例において実記憶対応としてアドレ
ス変換機構を考慮しなかったが、仮想記憶対応の場合は
オペランド先読み装置b3と命令先読み装置６、またはバ
ス制御装置８にアドレス変換機構を組み込んでもよい。
また、キャッシュ・メモリを考慮しなかったが，キャッ
シュ・メモリを内蔵する場合はオペランド先読み装置b
3,命令先読み装置６、またはバス制御装置８に組み込ん
でもよい。特に、データ用キャッシュ・メモリをオペラ
ンド先読み装置b3に内蔵した場合オペランド先読み装置
b3の必要クロック数がキャッシュ・ヒット時において著
しく減少するため，その効果は大きい。また、オペラン
ド先読み装置a2、オペランド先読み装置b3を分離した
が、オペランド先読み装置としてひとつの装置として実
現してもよい。また、各装置をひとつのパイプライン・
ステージとして説明したが、複数のパイプライン・ステ
ージを持つ装置として実現してもよい。また、制御情報
バッファ５においてオペランド先読み装置b3のキューイ
ングの状態を管理したが、演算装置４において管理して
もよい。 発明の効果 以上説明したように、本発明によれば、オペランド先
読み装置と演算装置を制御するための制御情報を分離し
て必要な情報だけを命令解読装置より発行し、演算装置
を制御するための制御情報は制御情報バッファによりキ
ューイングし演算装置からの要求に応じてキューイング
された制御情報を演算装置へ発行する。これにより、オ
ペランド先読みがメインパイプライン（命令フェッチ→
命令解読→命令実行）から分離し並行動作可能となり、
必要に応じてパイプライン・ステージとして挿入された
形態で動作可能となる。従って、メモリオペランドのフ
ェッチが不要なレジスタ間演算等の命令に対しては演算
装置を制御するための制御情報だけを発行し、メモリオ
ペランドのフェッチが必要な命令に対してはオペランド
先読み装置を制御するための制御情報と演算装置を制御
するための制御情報の両方を発行する。このため、メモ
リオペランドのフェッチが不要なレジスタ間演算等の命
令に対してはメインパイプライン（命令フェッチ→命令
解読→命令実行）だけが動作し、分岐時等のパイプライ
ンの乱れが発生した場合のパイプラインの充填のための
オーバヘッドを回避し、またメモリオペランドのフェッ
チが不要な命令のパイプライン・ステージの不必要な通
過による本来メモリオペランドのフェッチが必要な命令
のオペランドアクセスのためのバス帯域の制限を回避す
ることができ、その実用的効果は大きい。
【図面の簡単な説明】
第１図は本発明における一実施例の可変パイプラインプ
ロセッサの構成図、第２図は同実施例の動作波形図、第
３図は従来のパイプラインプロセッサの構成図、第４図
は同従来例の動作波形図である。 １……命令解読装置,2……オペランド先読み装置a,3…
…オペランド先読み装置b,4……演算装置,5……制御情
報バッファ,6……命令先読み装置,7……チップバス,8…
…バス制御装置。
ロセッサの構成図、第２図は同実施例の動作波形図、第
３図は従来のパイプラインプロセッサの構成図、第４図
は同従来例の動作波形図である。 １……命令解読装置,2……オペランド先読み装置a,3…
…オペランド先読み装置b,4……演算装置,5……制御情
報バッファ,6……命令先読み装置,7……チップバス,8…
…バス制御装置。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−186936（ＪＰ，Ａ)
特開 昭60−129837（ＪＰ，Ａ)
特開 昭58−90247（ＪＰ，Ａ)
特開 昭61−118840（ＪＰ，Ａ)
特開 昭58−195964（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．オペランドのアドレス計算と先読みを行なうオペラ
ンド先読み装置と、 前記オペランド先読み装置に接続され演算を実行する演
算装置と、 前記オペランド先読み装置に接続され命令コードを解読
し前記オペランド先読み装置を制御するための制御情報
と前記演算装置を制御するための制御情報を生成する命
令解読装置と、 前記命令解読装置と前記演算装置に接続され前記命令解
読装置により生成された前記演算装置を制御するための
制御情報をキューイングし前記演算装置からの要求に応
じてキューイングされた制御情報を前記演算装置へ発行
する制御情報バッファとを備え、 前記命令解読装置がオペランドのアドレス計算や先読み
を必要とする命令コードに対し前記オペランド先読み装
置を制御するための制御情報と前記演算装置を制御する
ための制御情報を生成し、 オペランドのアドレス計算や先読みを必要としない命令
コードに対し前記オペランド先読み装置を制御するため
の制御情報を生成せず前記演算装置を制御するための制
御情報のみを生成することを特徴とする可変パイプライ
ンプロセッサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311023A JP2695157B2 (ja) | 1986-12-29 | 1986-12-29 | 可変パイプラインプロセッサ |
| US07/137,923 US4967338A (en) | 1986-12-29 | 1987-12-28 | Loosely coupled pipeline processor |
| DE3750028T DE3750028T2 (de) | 1986-12-29 | 1987-12-28 | Pipelineprozessor mit schwacher Kopplung. |
| EP87119276A EP0272705B1 (en) | 1986-12-29 | 1987-12-28 | Loosely coupled pipeline processor |
| KR1019870015245A KR910006144B1 (ko) | 1986-12-29 | 1987-12-29 | 느슨하게 결합된 파이프라인 프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311023A JP2695157B2 (ja) | 1986-12-29 | 1986-12-29 | 可変パイプラインプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63167935A JPS63167935A (ja) | 1988-07-12 |
| JP2695157B2 true JP2695157B2 (ja) | 1997-12-24 |
Family
ID=18012186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61311023A Expired - Fee Related JP2695157B2 (ja) | 1986-12-29 | 1986-12-29 | 可変パイプラインプロセッサ |
Country Status (5)
| Country | Link |
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| US (1) | US4967338A (ja) |
| EP (1) | EP0272705B1 (ja) |
| JP (1) | JP2695157B2 (ja) |
| KR (1) | KR910006144B1 (ja) |
| DE (1) | DE3750028T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336180B1 (en) | 1997-04-30 | 2002-01-01 | Canon Kabushiki Kaisha | Method, apparatus and system for managing virtual memory with virtual-physical mapping |
| IL92605A0 (en) * | 1988-12-19 | 1990-08-31 | Bull Hn Information Syst | Production line method and apparatus for high performance instruction execution |
| US5109495A (en) * | 1989-02-03 | 1992-04-28 | Digital Equipment Corp. | Method and apparatus using a source operand list and a source operand pointer queue between the execution unit and the instruction decoding and operand processing units of a pipelined data processor |
| JP2538053B2 (ja) * | 1989-05-08 | 1996-09-25 | 松下電器産業株式会社 | 制御装置 |
| US5150468A (en) * | 1989-06-30 | 1992-09-22 | Bull Hn Information Systems Inc. | State controlled instruction logic management apparatus included in a pipelined processing unit |
| JPH04260929A (ja) * | 1991-01-21 | 1992-09-16 | Mitsubishi Electric Corp | データ処理装置 |
| JPH04340145A (ja) * | 1991-05-17 | 1992-11-26 | Nec Corp | キャッシュメモリ装置 |
| US5546593A (en) * | 1992-05-18 | 1996-08-13 | Matsushita Electric Industrial Co., Ltd. | Multistream instruction processor able to reduce interlocks by having a wait state for an instruction stream |
| US6240508B1 (en) * | 1992-07-06 | 2001-05-29 | Compaq Computer Corporation | Decode and execution synchronized pipeline processing using decode generated memory read queue with stop entry to allow execution generated memory read |
| US5706459A (en) * | 1994-01-06 | 1998-01-06 | Fujitsu Limited | Processor having a variable number of stages in a pipeline |
| AUPO648397A0 (en) * | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Improvements in multiprocessor architecture operation |
| JP2944563B2 (ja) * | 1997-04-03 | 1999-09-06 | 甲府日本電気株式会社 | パイプライン型情報処理装置 |
| US5978871A (en) * | 1997-04-14 | 1999-11-02 | International Business Machines Corporation | Method of layering cache and architectural specific functions for operation splitting |
| US6061755A (en) * | 1997-04-14 | 2000-05-09 | International Business Machines Corporation | Method of layering cache and architectural specific functions to promote operation symmetry |
| US6707463B1 (en) | 1997-04-30 | 2004-03-16 | Canon Kabushiki Kaisha | Data normalization technique |
| AUPO647997A0 (en) | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Memory controller architecture |
| US6414687B1 (en) | 1997-04-30 | 2002-07-02 | Canon Kabushiki Kaisha | Register setting-micro programming system |
| US6272257B1 (en) | 1997-04-30 | 2001-08-07 | Canon Kabushiki Kaisha | Decoder of variable length codes |
| US6674536B2 (en) | 1997-04-30 | 2004-01-06 | Canon Kabushiki Kaisha | Multi-instruction stream processor |
| US6272616B1 (en) * | 1998-06-17 | 2001-08-07 | Agere Systems Guardian Corp. | Method and apparatus for executing multiple instruction streams in a digital processor with multiple data paths |
| US20050240806A1 (en) * | 2004-03-30 | 2005-10-27 | Hewlett-Packard Development Company, L.P. | Diagnostic memory dump method in a redundant processor |
| CN102681796B (zh) * | 2012-05-18 | 2015-04-08 | 重庆大学 | 数据多级流水算法模块中的ram分布结构 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342078A (en) * | 1979-05-21 | 1982-07-27 | Motorola, Inc. | Instruction register sequence decoder for microprogrammed data processor and method |
| JPS57155666A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Instruction controlling system of vector processor |
| US4541045A (en) * | 1981-09-21 | 1985-09-10 | Racal-Milgo, Inc. | Microprocessor architecture employing efficient operand and instruction addressing |
| JPS5890247A (ja) * | 1981-11-25 | 1983-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置のパイプライン制御方式 |
| US4597041A (en) * | 1982-11-15 | 1986-06-24 | Data General Corp. | Method and apparatus for enhancing the operation of a data processing system |
| EP0150177A1 (en) * | 1983-07-11 | 1985-08-07 | Prime Computer, Inc. | Data processing system |
| JPS60129837A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | 信号処理演算プロセツサ |
| JPS60186936A (ja) * | 1984-03-05 | 1985-09-24 | Hitachi Ltd | プログラマブルコントロ−ラ |
| US4739472A (en) * | 1984-12-07 | 1988-04-19 | Nec Corporation | Information processing device capable of rapidly processing instructions of different groups |
| IT1275935B1 (it) * | 1995-03-17 | 1997-10-24 | Chiesi Farma Spa | Derivato di aminotetralina per la terapia di malattie cardiovascolari |
-
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- 1986-12-29 JP JP61311023A patent/JP2695157B2/ja not_active Expired - Fee Related
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- 1987-12-28 EP EP87119276A patent/EP0272705B1/en not_active Expired - Lifetime
- 1987-12-28 US US07/137,923 patent/US4967338A/en not_active Expired - Lifetime
- 1987-12-28 DE DE3750028T patent/DE3750028T2/de not_active Expired - Fee Related
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