JPH0385636A - 命令先行制御装置 - Google Patents
命令先行制御装置Info
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- JPH0385636A JPH0385636A JP22397489A JP22397489A JPH0385636A JP H0385636 A JPH0385636 A JP H0385636A JP 22397489 A JP22397489 A JP 22397489A JP 22397489 A JP22397489 A JP 22397489A JP H0385636 A JPH0385636 A JP H0385636A
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- 238000000034 method Methods 0.000 abstract description 2
- 238000006073 displacement reaction Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 150000003949 imides Chemical class 0.000 description 1
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は情報処理システムで用いられる命令先行制御装
置に関する。
置に関する。
従来技術
従来の情報処理システムでは、レジスタ設定命令の指定
する演算数が命令実行装置に送る前に取込まれ、該演算
数に論理または算術演算が実施される。演算装置は、レ
ジスタ設定命令を実行すれば得られるべきレジスタへの
書込データを、命令実行装置の実行の完了を待つことな
く生成する。
する演算数が命令実行装置に送る前に取込まれ、該演算
数に論理または算術演算が実施される。演算装置は、レ
ジスタ設定命令を実行すれば得られるべきレジスタへの
書込データを、命令実行装置の実行の完了を待つことな
く生成する。
この演算装置の演算結果を格納するワークレジスタは、
レジスタ設定命令で指定する可能性のあるレジスタと同
数の数たけ備えられている。このため、多くのレジスタ
は有効なデータを保持しておらすハードウェア量の肥大
化を招いているという欠点がある。
レジスタ設定命令で指定する可能性のあるレジスタと同
数の数たけ備えられている。このため、多くのレジスタ
は有効なデータを保持しておらすハードウェア量の肥大
化を招いているという欠点がある。
発明の目的
本発明の［１的はワークレジスタの）＼−ドウエア量を
削減するようにした命令先行制御装置を提供することで
ある。
削減するようにした命令先行制御装置を提供することで
ある。
発明の構成
本発明による命令先行制御装置は、レジスタ設定命令の
レジスタの設定動作と他の命令の読出動作とが競合した
場合、該レジスタ設定命令の指定する演算数を命令実行
装置に送る前に取込み、該演算数に演算を施し前記レジ
スタ設定命令の実行により得られるべきレジスタへの書
込みデータを該命令実行装置の実行の完了を待つことな
く生成する演算手段と、 前記レジスタ設定命令の実行により得られるべき書込デ
ータを必要とする命令のアドレス計算を行うアドレス生
成手段と、 このアドレス生成手段で行われるアドレス計算に使用す
るレジスタ数よりも少なく前記演算手段の演算結果を格
納する複数のワークレジスタ手段と、 これらワークレジスタ手段の格納している演算結果がど
のレジスタ手段に対する演算結果であるかを判別する判
別手段と、 前記ワークレジスタ手段への演算結果の格１＋１＋を先
入先出法で行うよう制御する制御手段とを含むことを特
徴とする。
レジスタの設定動作と他の命令の読出動作とが競合した
場合、該レジスタ設定命令の指定する演算数を命令実行
装置に送る前に取込み、該演算数に演算を施し前記レジ
スタ設定命令の実行により得られるべきレジスタへの書
込みデータを該命令実行装置の実行の完了を待つことな
く生成する演算手段と、 前記レジスタ設定命令の実行により得られるべき書込デ
ータを必要とする命令のアドレス計算を行うアドレス生
成手段と、 このアドレス生成手段で行われるアドレス計算に使用す
るレジスタ数よりも少なく前記演算手段の演算結果を格
納する複数のワークレジスタ手段と、 これらワークレジスタ手段の格納している演算結果がど
のレジスタ手段に対する演算結果であるかを判別する判
別手段と、 前記ワークレジスタ手段への演算結果の格１＋１＋を先
入先出法で行うよう制御する制御手段とを含むことを特
徴とする。
実施例
次に本発明の一実施例について図面を参照して詳細に説
明する。
明する。
第１図を参照すると、本発明の一実施例はアドレス生成
のためのペースアドレスを格納するソフトウェアビジプ
ルなペースレジスタファイル（ＢＲ） ４０１ 、この
ペースレジスタファイル４０１に対するアドレスを格納
するペースレジスタアドレスレジスタ（ＢＲＡ） １０
０ 、アドレス生成のためのインデックスを格納するソ
フトウェアビジプルなインデックスレジスタファイル（
ＧＲ） ４０２ 、このインデックス１ノジスタフアイ
ル４０２に対するアドレスを格納するインデックスレジ
スタアドレスレジスター０１、命令語からちえられるデ
ィスプレースメントを格納するディスプレースメントレ
ジスタ１０２、この１ノジスタ１０２からのディスプレ
ースメントを格納するレジスター０５、演算結果を格納
するワークレジスター０９及び１１０、これらワークレ
ジスタ（０９及び１１０及びペースレジスタ４０１から
の出力のいずれか一つを選択するセレクタ３００、ワー
クレジスター０９及びｌ １．０及びインデックスレジ
スタ４０２からの出力のいずれか一つを選択するセレク
タ３０１、セレクタ３００の出力を格納するレジスター
０３、セレクタ３０１の出力を格納するレジスター０４
、これらレジスター０３．＋０４及び１０５からの出力
を演算し論理アドレスを生成するアドレス生成器４００
、このアドレス生成器４００て生成された論理アドレス
を格納する論理アドレスレジスタ１０６、このレジスタ
ー０６からの論理アドレスを物理アドレスに変換するア
ドレス変換バッファ（以下ＴＬＢ）４０３、このＴ Ｌ
Ｂ ４０８からの物理アドレスを格納する物理アドレ
スレジスター０７、このレジスター０７からのアドレス
で指示される位置からオペランドを読出すキャッシュメ
モリ４０４、このキャッシュメモリ４０４からのオペラ
ンドを格納するオペランドレジスター０８、このレジス
ター０８からのオペランドを演算しペースレジスタ４０
１及びインデックスレジスタ４０２に演算結果を格納す
る演算論理ユニット（以下ＡＬＵ）４０５を含む。
のためのペースアドレスを格納するソフトウェアビジプ
ルなペースレジスタファイル（ＢＲ） ４０１ 、この
ペースレジスタファイル４０１に対するアドレスを格納
するペースレジスタアドレスレジスタ（ＢＲＡ） １０
０ 、アドレス生成のためのインデックスを格納するソ
フトウェアビジプルなインデックスレジスタファイル（
ＧＲ） ４０２ 、このインデックス１ノジスタフアイ
ル４０２に対するアドレスを格納するインデックスレジ
スタアドレスレジスター０１、命令語からちえられるデ
ィスプレースメントを格納するディスプレースメントレ
ジスタ１０２、この１ノジスタ１０２からのディスプレ
ースメントを格納するレジスター０５、演算結果を格納
するワークレジスター０９及び１１０、これらワークレ
ジスタ（０９及び１１０及びペースレジスタ４０１から
の出力のいずれか一つを選択するセレクタ３００、ワー
クレジスター０９及びｌ １．０及びインデックスレジ
スタ４０２からの出力のいずれか一つを選択するセレク
タ３０１、セレクタ３００の出力を格納するレジスター
０３、セレクタ３０１の出力を格納するレジスター０４
、これらレジスター０３．＋０４及び１０５からの出力
を演算し論理アドレスを生成するアドレス生成器４００
、このアドレス生成器４００て生成された論理アドレス
を格納する論理アドレスレジスタ１０６、このレジスタ
ー０６からの論理アドレスを物理アドレスに変換するア
ドレス変換バッファ（以下ＴＬＢ）４０３、このＴ Ｌ
Ｂ ４０８からの物理アドレスを格納する物理アドレ
スレジスター０７、このレジスター０７からのアドレス
で指示される位置からオペランドを読出すキャッシュメ
モリ４０４、このキャッシュメモリ４０４からのオペラ
ンドを格納するオペランドレジスター０８、このレジス
ター０８からのオペランドを演算しペースレジスタ４０
１及びインデックスレジスタ４０２に演算結果を格納す
る演算論理ユニット（以下ＡＬＵ）４０５を含む。
更に、本発明の一実施例は、以上のハードウェア要素を
パイプラインで動作させることを前提とし、レジスタ更
新命令に応答して更新対象のレジスタのレジスタ番号を
該パイプラインと同期して持ち回るレジスタ群１１９，
１１８，１１７及び１１６、先行演算において２つのワ
ークレジスター０９及び１１０のどちらにデータを格納
したかを示す制御情報を持ち同るレジスター１２，１１
３．１１４及び１１５．レジスタ１１９．１１８，１１
７及び１１Ｂに格納されたレジスタ番号の示すレジスタ
に対し、ワークレジスター０９及び１１０のどちらかに
先行演算結果の格納されていることを示す信号を生成す
るオアゲート２００，２０１．２０２及び２０３、及び
ワークレジスター（１９及びＩｌｌが有効な先行演算結
果を示す信号を生成するオアゲ−Ｉ−２０４及び２０５
を含む。
パイプラインで動作させることを前提とし、レジスタ更
新命令に応答して更新対象のレジスタのレジスタ番号を
該パイプラインと同期して持ち回るレジスタ群１１９，
１１８，１１７及び１１６、先行演算において２つのワ
ークレジスター０９及び１１０のどちらにデータを格納
したかを示す制御情報を持ち同るレジスター１２，１１
３．１１４及び１１５．レジスタ１１９．１１８，１１
７及び１１Ｂに格納されたレジスタ番号の示すレジスタ
に対し、ワークレジスター０９及び１１０のどちらかに
先行演算結果の格納されていることを示す信号を生成す
るオアゲート２００，２０１．２０２及び２０３、及び
ワークレジスター（１９及びＩｌｌが有効な先行演算結
果を示す信号を生成するオアゲ−Ｉ−２０４及び２０５
を含む。
上述のパイプラインについて以下詳細に説明する。
Ｄサイクルでは、アドレス生成のため、アドレスレジス
タ１００及び１０１に格納された命令語の索引フィール
ドの内容の一部で示されるレジスタ４０１及び４０２が
索引されるとともに命令語のディスプレースメントフィ
ールド１０２の内容が取出されるサイクルである。
タ１００及び１０１に格納された命令語の索引フィール
ドの内容の一部で示されるレジスタ４０１及び４０２が
索引されるとともに命令語のディスプレースメントフィ
ールド１０２の内容が取出されるサイクルである。
但し、メモリに対するロードリクエストを出さないＲＩ
形式等の場合は、演算対象となるレジスタの内容とイミ
ディエイト値とが取出される。
形式等の場合は、演算対象となるレジスタの内容とイミ
ディエイト値とが取出される。
Ａサイクルでは、Ｄサイクルにおいて取出されたペース
レジスタ４０１．インデックスレジスタ４０２及びディ
スプレースメント部１０２の内容がアドレス生成器４０
０で生成されることによりアドレス生成が行われる。
レジスタ４０１．インデックスレジスタ４０２及びディ
スプレースメント部１０２の内容がアドレス生成器４０
０で生成されることによりアドレス生成が行われる。
但し、メモリに対するロードリクエストを出さないＲ１
形式等の場合は、レジスタの内容とイミデ、ｆエイト値
とにより先行して演算が行われる。
形式等の場合は、レジスタの内容とイミデ、ｆエイト値
とにより先行して演算が行われる。
この演算結果はオアゲート２１５及び２１６の出力に応
答してワークレジスタ１０９及び１１（ｌに格納される
。以後、この演算を先行演算と呼ぶ。
答してワークレジスタ１０９及び１１（ｌに格納される
。以後、この演算を先行演算と呼ぶ。
ＴサイクルではＡサイクルで生成されたオペランドアド
レスがＴ Ｌ Ｂ ４０３により物理アドレスに変換さ
れるサイクルである。
レスがＴ Ｌ Ｂ ４０３により物理アドレスに変換さ
れるサイクルである。
０サイクルでは、ＴサイクルでＴ Ｌ Ｂ ４０３によ
り生成されたオペランドの物理アドレスでキャッシュメ
モリ４０４が索引されオペランドデータが求められるサ
イクルである。
り生成されたオペランドの物理アドレスでキャッシュメ
モリ４０４が索引されオペランドデータが求められるサ
イクルである。
ＥサイクルではＯサイクルで索引されたオペランドデー
タを使用して演算が行われレジスタファイル４０１及び
４０２に格納されるサイクルである。
タを使用して演算が行われレジスタファイル４０１及び
４０２に格納されるサイクルである。
本発明の一実施例は先行して演算を行った演算結果を格
納しておく２つのワークレジスタ１０９及び１１０が備
えられている。
納しておく２つのワークレジスタ１０９及び１１０が備
えられている。
レジスタ更新命令の発生に応答して、更新するレジスタ
のレジスタ番号がバイプラ・インと同期してレジスタ１
１８〜１１９で持ち回られる。
のレジスタ番号がバイプラ・インと同期してレジスタ１
１８〜１１９で持ち回られる。
先行演算を行った場合、２つのワークレジスタ１０９及
び１１０のどちらにデータを格納したかを示す制御情報
はレジスター１２〜１１５で持ち同られる。
び１１０のどちらにデータを格納したかを示す制御情報
はレジスター１２〜１１５で持ち同られる。
ワークレジスター０９及び１．１０が２つあるため、レ
ジスタ１１２〜１１５は２ビツトで夫々溝底されている
。先行演算結果がワークレジスター０９に格納されてい
る場合、各１７ジスタ１１２〜１１５の第１ビツト目に
は１”が格納されており、ワークレジスタ１１０に格納
されている場合は各レジスタの第２ビツト目には１”が
格納されている。
ジスタ１１２〜１１５は２ビツトで夫々溝底されている
。先行演算結果がワークレジスター０９に格納されてい
る場合、各１７ジスタ１１２〜１１５の第１ビツト目に
は１”が格納されており、ワークレジスタ１１０に格納
されている場合は各レジスタの第２ビツト目には１”が
格納されている。
オアゲート２００〜２０３の出力は各レジスター１９゜
１１８．１１７．及びｔｔｅの示すレジスタ番号のレジ
スタに対してワークレジスター０９及び１１０のどちら
かに先行演算結果が格納されていることを示す。
１１８．１１７．及びｔｔｅの示すレジスタ番号のレジ
スタに対してワークレジスター０９及び１１０のどちら
かに先行演算結果が格納されていることを示す。
オアゲート２０４及び２０５の出力は夫々ワークレジス
タ１０９及び１１０が有効な先行結果を格納しているこ
とを示す。
タ１０９及び１１０が有効な先行結果を格納しているこ
とを示す。
先行演算を行った場合、演算結果をワークレジスタ１０
９と（１０とのどちらに書込むべきかは以下のように制
御される。
９と（１０とのどちらに書込むべきかは以下のように制
御される。
オアゲート２０４の出力が０”を示す場合、ワークレジ
スタ１０９は有効な先行演算結果を格納していないため
、先行演算の演算結果がワークレジスタ１０９に格納さ
れる。
スタ１０９は有効な先行演算結果を格納していないため
、先行演算の演算結果がワークレジスタ１０９に格納さ
れる。
オアゲート２０４の出力が”１”でオアゲート２０５の
出力が“０”の場合は、ワークレジスタ＋０９は有効な
先行演算結果を格納しているが、ワークレジスタ１１０
は有効な先行演算結果を示していない。このため、先行
演算の演算結果はワークレジスタ１０４に格納される。
出力が“０”の場合は、ワークレジスタ＋０９は有効な
先行演算結果を格納しているが、ワークレジスタ１１０
は有効な先行演算結果を示していない。このため、先行
演算の演算結果はワークレジスタ１０４に格納される。
アンドゲート２１．４が°１°゛の場合は、ワークレジ
スタ１０９及び１１０がともに有効な先行演算結果を格
納していることを意味する。
スタ１０９及び１１０がともに有効な先行演算結果を格
納していることを意味する。
この状態で先行演算が生じた場合、アンドゲト２０７〜
２１３、セレクタ３１０及びオアゲー１−２１５及び２
１６により、ワークレジスタ１０９及び１１０の中で、
古い方の先行演算結果を格納しているワークレジスタに
対して、既に格納ずみの先行演算結果を消去して先行演
算の新たな演算結果が格納される。
２１３、セレクタ３１０及びオアゲー１−２１５及び２
１６により、ワークレジスタ１０９及び１１０の中で、
古い方の先行演算結果を格納しているワークレジスタに
対して、既に格納ずみの先行演算結果を消去して先行演
算の新たな演算結果が格納される。
］ ０
これは、先に先行演算の行われた命令の方がパイプライ
ンの下の方にあるはずなので、先行演算結果を消去して
もＥステージのＡ Ｌ Ｕ ４０５より正確な更新デー
タかレジスタファイル４０１及び４０２にすぐに戻って
くるので影響は少ないためである。
ンの下の方にあるはずなので、先行演算結果を消去して
もＥステージのＡ Ｌ Ｕ ４０５より正確な更新デー
タかレジスタファイル４０１及び４０２にすぐに戻って
くるので影響は少ないためである。
Ｄステージにおいてレジスタ１００及び１０１に格納さ
れているアドレス生成に必要なレジスタのレジスタ番号
が、レジスタ１１９．１１８，１１７及び目６の内容と
夫々比較される。一致していなかった場合には、レジス
タファイル４００及び４０１の出力がレジスタ１０３及
び１０４にセットされる。一致していたがオアゲート２
００〜２０３とアンドゲート２１７〜２２０とにより先
行演算結果がワークレジスタ１０９及び１１０に格納さ
れていることが判別した場合は、ワークレジスタ１０９
または１１０の中で必要とする先行演算結果を格納した
ワークレジスタが、比較回路３０２〜３０５、オア回路
２００〜２０８、アンド回路２１７〜２２０及びセレク
タ３１０の指示により、レジスタ１０３及び１０４にセ
ットされる。
れているアドレス生成に必要なレジスタのレジスタ番号
が、レジスタ１１９．１１８，１１７及び目６の内容と
夫々比較される。一致していなかった場合には、レジス
タファイル４００及び４０１の出力がレジスタ１０３及
び１０４にセットされる。一致していたがオアゲート２
００〜２０３とアンドゲート２１７〜２２０とにより先
行演算結果がワークレジスタ１０９及び１１０に格納さ
れていることが判別した場合は、ワークレジスタ１０９
または１１０の中で必要とする先行演算結果を格納した
ワークレジスタが、比較回路３０２〜３０５、オア回路
２００〜２０８、アンド回路２１７〜２２０及びセレク
タ３１０の指示により、レジスタ１０３及び１０４にセ
ットされる。
更にレジスタ１００及び＋０１の内容がレジスタ１１１
９．１１８，１１７及び１１６の内容と比較され、一致
していて先行演算結果が先行していなかった場合、ＡＬ
Ｕ４０５からレジスタファイル４０１及び４（１２のア
ドレス生成に必要なレジスタに対して更新データの書込
が生ずるまでアドレス生成が中１折される。
していて先行演算結果が先行していなかった場合、ＡＬ
Ｕ４０５からレジスタファイル４０１及び４（１２のア
ドレス生成に必要なレジスタに対して更新データの書込
が生ずるまでアドレス生成が中１折される。
後続命令のレジスタ更新命令により先行演算を行ったレ
ジスタのレジスタ番号と同一のレジスタ番号のレジスタ
に対して更新指示が行われた場合、比較回路３０６〜３
０９により先行演算結果を抹泪するためレジスタ１１２
〜１１．５を夫々初期化する。
ジスタのレジスタ番号と同一のレジスタ番号のレジスタ
に対して更新指示が行われた場合、比較回路３０６〜３
０９により先行演算結果を抹泪するためレジスタ１１２
〜１１．５を夫々初期化する。
このように先行演算の演算結果をワークレジスタ１０９
及び１１０に格納した順番を覚えておく手段と、ワーク
レジスタｌ［１９及び１１０への先行演算結果の格納を
先入先出法で制御することにより、先行演算結果を格納
しておくワークレジスタのハードウェア量を縮退できる
。
及び１１０に格納した順番を覚えておく手段と、ワーク
レジスタｌ［１９及び１１０への先行演算結果の格納を
先入先出法で制御することにより、先行演算結果を格納
しておくワークレジスタのハードウェア量を縮退できる
。
発明の効果
本発明によれば、レジスタ設定命令が指定する演算数を
命令実イーＪ装置に送る前に取込み該演算数に論理演算
や算術成算を実施し、このレジスタ設置２ 定命令を実行すれば得られるべき書込データを実行装置
の実行に先４ｊして生成する演算装置での演算結果をど
のワークレジスタに格納したかを１′す別する判別手段
と、ワークレジスタ群への演算結果の格納を先入先出法
で制御する制御手段とを備えることにより、ワークレジ
スタ群の）＼−ドウエア量を削減できるという効果があ
る。
命令実イーＪ装置に送る前に取込み該演算数に論理演算
や算術成算を実施し、このレジスタ設置２ 定命令を実行すれば得られるべき書込データを実行装置
の実行に先４ｊして生成する演算装置での演算結果をど
のワークレジスタに格納したかを１′す別する判別手段
と、ワークレジスタ群への演算結果の格納を先入先出法
で制御する制御手段とを備えることにより、ワークレジ
スタ群の）＼−ドウエア量を削減できるという効果があ
る。
第１図は本発明の一実施例を示す図である。
主要部分の符号の説明
ｔｏｏ・・・・・・ペースレジスタアドレスレジスタＢ
ＲＡ １０１・・・・・・インデックスレジスタアドレスレジ
スタＧＲＡ １［１２・・・・・・ディスプレースメントレジスタＤ
ＩＳＰ １０６・・・・・・論理アドレスレジスタ１０７・・・
・・・物理アドレスレジスタ１０８・・・・・・オペラ
ンドレジスタ＋（１９，１，ｉｏ・・・・・・ワークレ
ジスタ３ ０２ 〜３０９ ００ ０１ ０２ ０３ ０４ ０５ ・・・・・・比較回路 ・・・・・・アドレス生成器 ・・・・・・ペースレジスタファイルＢＲ・・・・・・
インデックスレジスタ ファイルＧＲ ・・・・・・アドレス変換バッファＴＬＢ・・・・・・
キャッシュメモリ ・・・・・・演算論理ユニット
ＲＡ １０１・・・・・・インデックスレジスタアドレスレジ
スタＧＲＡ １［１２・・・・・・ディスプレースメントレジスタＤ
ＩＳＰ １０６・・・・・・論理アドレスレジスタ１０７・・・
・・・物理アドレスレジスタ１０８・・・・・・オペラ
ンドレジスタ＋（１９，１，ｉｏ・・・・・・ワークレ
ジスタ３ ０２ 〜３０９ ００ ０１ ０２ ０３ ０４ ０５ ・・・・・・比較回路 ・・・・・・アドレス生成器 ・・・・・・ペースレジスタファイルＢＲ・・・・・・
インデックスレジスタ ファイルＧＲ ・・・・・・アドレス変換バッファＴＬＢ・・・・・・
キャッシュメモリ ・・・・・・演算論理ユニット
Claims (1)
- （１）レジスタ設定命令のレジスタの設定動作と他の命
令の読出動作とが競合した場合、該レジスタ設定命令の
指定する演算数を命令実行装置に送る前に取込み、該演
算数に演算を施し前記レジスタ設定命令の実行により得
られるべきレジスタへの書込みデータを該命令実行装置
の実行の完了を待つことなく生成する演算手段と、 前記レジスタ設定命令の実行により得られるべき書込デ
ータを必要とする命令のアドレス計算を行うアドレス生
成手段と、 このアドレス生成手段で行われるアドレス計算に使用す
るレジスタ数よりも少なく前記演算手段の演算結果を格
納する複数のワークレジスタ手段と、 これらワークレジスタ手段の格納している演算かを判別
する判別手段と、 前記ワークレジスタ手段への演算結果の格納を先入先出
法で行うよう制御する制御手段とを含むことを特徴とす
る命令先行制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01223974A JP3132566B2 (ja) | 1989-08-30 | 1989-08-30 | 命令先行制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01223974A JP3132566B2 (ja) | 1989-08-30 | 1989-08-30 | 命令先行制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0385636A true JPH0385636A (ja) | 1991-04-10 |
| JP3132566B2 JP3132566B2 (ja) | 2001-02-05 |
Family
ID=16806597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01223974A Expired - Fee Related JP3132566B2 (ja) | 1989-08-30 | 1989-08-30 | 命令先行制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132566B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6293540B1 (en) * | 1999-11-29 | 2001-09-25 | Diebold, Incorporated | Currency dispenser service method |
| CN112348182A (zh) * | 2016-04-19 | 2021-02-09 | 中科寒武纪科技股份有限公司 | 一种神经网络maxout层计算装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20240078035A1 (en) * | 2022-09-01 | 2024-03-07 | Arm Limited | Write-back rescheduling |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267134A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | デ−タ処理装置 |
-
1989
- 1989-08-30 JP JP01223974A patent/JP3132566B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267134A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | デ−タ処理装置 |
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| CN112348182A (zh) * | 2016-04-19 | 2021-02-09 | 中科寒武纪科技股份有限公司 | 一种神经网络maxout层计算装置 |
| CN112348182B (zh) * | 2016-04-19 | 2024-01-12 | 中科寒武纪科技股份有限公司 | 一种神经网络maxout层计算装置 |
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| JP3132566B2 (ja) | 2001-02-05 |
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