JPS5836504B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS5836504B2
JPS5836504B2 JP55021427A JP2142780A JPS5836504B2 JP S5836504 B2 JPS5836504 B2 JP S5836504B2 JP 55021427 A JP55021427 A JP 55021427A JP 2142780 A JP2142780 A JP 2142780A JP S5836504 B2 JPS5836504 B2 JP S5836504B2
Authority
JP
Japan
Prior art keywords
memory cell
transistors
column selection
gates
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55021427A
Other languages
English (en)
Other versions
JPS56118369A (en
Inventor
宏 島田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP55021427A priority Critical patent/JPS5836504B2/ja
Priority to EP81300711A priority patent/EP0034928B1/en
Priority to US06/236,619 priority patent/US4367538A/en
Priority to DE8181300711T priority patent/DE3170914D1/de
Publication of JPS56118369A publication Critical patent/JPS56118369A/ja
Publication of JPS5836504B2 publication Critical patent/JPS5836504B2/ja
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は半導体記憶装置、特に１対のドライバトランジ
スタと負荷抵抗を有し、記憶情報の〃１ｌｌｌｌＯ〃に
対応していずれか一方のトランジスタのみがオン状態で
あるメモリセルを有するいわゆるスタティックメモリに
関する。
第１図は従来のスタティックメモリを示す図である。
メモリセルＣＥＬｎはトランスファゲートＱｎ１，Ｑｎ
２および夫々のドレインとゲートとが交差接続された１
対のトランジスタＱｎ３ｊＱｎ４を有している。
トランスファゲートＱｎ１，Ｑｎ２はそれぞれピットラ
インＢＬｎ，ＢＬｎに接続され、ゲートはワードライン
ＷＬに接続される。
？ットラインＢＬｎ，ＢＬｎ にはそれぞれ負荷トラ
ンジスタＱｎ５，Ｑｎ６および列選択ゲー｝Ｑｄ，Ｑｎ
８が接続され、さらにその先にはセンスアンプＳＡが接
続される。
列選択ゲートＱｎ７，Ｑｎ８の共通接続されたゲートに
は列選択信号Ｙｎが与えられる。
これらのメモリセルの書込みは図示しない書込み回路に
よりセル内のノードＮｌ ｊＮ２が強制的に〃Ｈ〃（
又は〃Ｌ〃）および〃Ｌヴ（又は〃Ｈ〃）にさせられて
行われる。
即ち、メモリセルＣＥＬ１についてみると、ノードＮ１
を／／ Ｈ ｔｔ、ノードＮ２を／／ Ｉ， ／／とす
るとＱ１４はオン、Ｑ １ｓはオフとなりこの状態が保
持される。
同様に各メモリセルはノードＮ１ とノードＮ２のいず
れか一方が〃Ｈ〃、他方が／／ Ｉ， ｌ／となる。
次に、このようにして書込まれた内容の読み出し動作を
説明する。
例えばメモリセルＣＥＬ１を読み出す場合には、メモリ
セルＣＥＬ，が接続されたワードラインＷＬが／／Ｈｔ
ｔとなりトランスファゲー｝Ｑｓｔ Ｑｌ２がオンとな
り、ノードＮ，，Ｎ２の電位（ ／／ Ｈ ｔｔ ，〃
Ｌ〃）がビットラインＢＬ１，ＢＬ２に伝達される。
ビットラインＢＬ１，ＢＬ１の差は、列選択信号Ｙ１を
ｌ／ Ｈ ｔｔにすることによって列選択ゲートＱ１７
ｔ ＱＩ８がオンし、センスアンプＳＡに加わり、ビ
ットラインの電位差がセンスアンプＳＡによって増幅さ
れる。
以上力″−，一第１図に示すスタティックメモリの動作
の概要であるが、このようなメモリにおいては次のよう
な欠点がある。
即ち、一本のワードラインには複数のメモリセルが接続
されており、一本のワードラインが選択されて〃Ｈ〃と
なると、メモリセルＣＥＬＩの内容を読出す場合でも、
他のメモリセルＣＥＬｎのトランスファゲートＱｎｔ
ｔＱｎｚがオンし、メモリセルＣＥＬｎ内でトランジス
タＱｎφ；オン、Ｑｎ３がオフの場合、電源一負荷トラ
ンジスタＱｎａ−ビットラインＢＬｎ−ｈランスファゲ
ートＱｎ２−トランジスタＱｎ４一接地の経路で電流が
流れる。
つまり、ワート゛線ＷＬに接続されたメモリセルには非
選択メモリセルにもかかわらず、負荷トランジスタ、ビ
ットライン、トランスファゲートを介して電源から電流
が流れる。
これは非選択メモリセルに対しても電流が流れ、電力が
消費されることであり、メモリ容量が増大するにつれて
、このような電力消費が大きくなり、メモリーの低消費
電力化の立場から都合が悪い。
そこでこのような欠点を解決するものとして、第２図に
示す回路が考えられる。
即ち、負荷トランジスタＱｎ５ ｊ Ｑｎａ とメモリ
セルＣＥＬｎの間のビットラインにエンハンスメントト
ランジスタＱｎｅ，Ｑ’Ｈｅを設け、共通接続されたゲ
ートに列選択信号Ｙｎを加える。
従って、メモリセルＣＥＬ１が選択される場合、列選択
信号ＹＸ のみ／／Ｈｔｔとなり、他の列選択信号は／
／Ｌｔｔであるので、非選択メモリセルのトランスファ
ゲートがオンしても負荷トランジスタを介して電源から
電流を流れないようにすることができる。
しかしながら、このような回路では、非選択メモリセル
が接続されたビットラインＢＬｎｙＢＬｎはトランジス
タＱｎｅ，Ｑ′ｎｅおよびＱｎ７ｔＱｎ３がオフのため
にフローティング状態となっている。
従って、次にメモリセルＣＥＬｎが選択されて読出され
る場合、フローティング状態のビットラインＢＬｎ，Ｂ
Ｌｎ の状態によってはノードＮ１ ，Ｎ２のレベルが
正しくピットラインに伝達されないとか、所定の／／Ｈ
／／レベルに達するまでに時間かがかるという不都合が
生ずる場合がある。
本発明は従来のこのような欠点を解決し、誤動作がなく
、動作速度の低下をもたらさずに低消費電力化を図った
半導体記憶装置を提供することを目的とする。
このような本発明の特徴は、１対のドライハトランジス
タと負荷抵抗を有し、記憶情報の〃１〃〃Ｏ〃に対応し
ていずれか一方のドライバトランジスタのみがオン状態
であるメモリセルを有する半導体記憶装置において、電
源とメモリセル間の１対のピットラインに、該ビットラ
インが選択された時に該ビットラインが非選択の時より
も太きい電流を流す電流切替手段を設けたことにある。
以下図面を用いて本発明の一実施例を説明する。
第３図は本発明の一実施例を示す図で、第１図、第２図
と同じ符号は同じものを示す。
本実施例では、デイプレッショントランジスタを電源と
メモリセル間に設け、共通接続されたゲートにほ列選択
信号を加える構成の電流切替手段を設けた。
即ち、ビットラインＢＬ１，ＢＬ１にはデイプレツショ
ントランジスタＱｌ ｄ ｔ Ｑｌ’ｄを設げてゲート
に列選択信号Ｙ１を加え、以下同様にビットラインＢＬ
ｎ，ＢＬｎ にはデイスプレッショントランジスタＱｎ
ｄ）Ｑｎ’ｄを設けてゲートに列選択信号Ｙｎを加える
ようにする。
これらのデイスプレッショントランジスタは列選択信号
がｔｔ Ｉ， ｔｔＯ時にも完全にオフとはならず、誤
動作を起さない程度のドレイン電流が流れているので、
第２図の回路のようにビットラインがフローテイング状
態とはならず、誤動作や動作速度の低下を防止すること
ができる。
このように、選択されたメモリセルが接続されたワード
線に共通に接続された非選択メモリセルには負荷トラン
ジスタから流れてくる電流よりも小さい電流しか流れな
いので、全体として消費電力を低下させることができる
。
尚、上記実施例では電流切替手段としてディプレツショ
ントランジスタを用いた場合を示したが、本発明ばこれ
に限定されることなく、他の種々の変形が可能である。
以上説明したように、本発明によれば、半導体記憶装置
の誤動作や動作速度の低下をもたらすことなく、消費電
力の低下を図ることができる。
【図面の簡単な説明】
第１図は従来の半導体記憶装置を示す図、第２図は第１
図の装置を改良した従来の半導体記憶装置を示す図、第
３図は本発明による半導体記憶装置の一実施例を示す図
である。 図において、ＣＥＬ１ｔＣＥＬｎほメモリセル、ＢＬ１
ｔ ＢＬ１ｔＢＬｎ ，ＢＬｎ ｈｘビットライン、Ｗ
Ｌはフードライン、Ｑ１ｄ ｔ Ｑ’ｔ ｄ ｔ Ｑｎ
ｄｔＱｎ’ｄはデイスプレツショントランジスタ、Ｙ１
ｔＹｎは列選択信号を示す。

Claims (1)

    【特許請求の範囲】
  1. １ １対のドライバトランジスタと負荷抵抗を有し、記
    憶情報の〃１〃，／ｌＯ〃に対応して、いずれか一方の
    ドライバトランジスタのみがオン状態であるメモリセル
    を有する半導体記憶装置において、電源とメモリセル間
    の１対のビットラインに、該ビットラインが選択された
    時に該ピットラインが非選択の時よりも大きい電流を流
    す電流切替手段を設けたことを特徴とする半導体記憶装
    置。
JP55021427A 1980-02-22 1980-02-22 半導体記憶装置 Expired JPS5836504B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP55021427A JPS5836504B2 (ja) 1980-02-22 1980-02-22 半導体記憶装置
EP81300711A EP0034928B1 (en) 1980-02-22 1981-02-20 Semiconductor memory device
US06/236,619 US4367538A (en) 1980-02-22 1981-02-20 Semiconductor memory device
DE8181300711T DE3170914D1 (en) 1980-02-22 1981-02-20 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP55021427A JPS5836504B2 (ja) 1980-02-22 1980-02-22 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS56118369A JPS56118369A (en) 1981-09-17
JPS5836504B2 true JPS5836504B2 (ja) 1983-08-09

Family

ID=12054687

Family Applications (1)

Application Number Title Priority Date Filing Date
JP55021427A Expired JPS5836504B2 (ja) 1980-02-22 1980-02-22 半導体記憶装置

Country Status (4)

Country Link
US (1) US4367538A (ja)
EP (1) EP0034928B1 (ja)
JP (1) JPS5836504B2 (ja)
DE (1) DE3170914D1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS589285A (ja) * 1981-07-08 1983-01-19 Toshiba Corp 半導体装置
JPS5968889A (ja) * 1982-10-08 1984-04-18 Toshiba Corp 半導体記憶装置
US4730279A (en) * 1985-03-30 1988-03-08 Kabushiki Kaisha Toshiba Static semiconductor memory device
JPS6240698A (ja) * 1985-08-16 1987-02-21 Fujitsu Ltd 半導体記憶装置
JPH0746510B2 (ja) * 1985-10-25 1995-05-17 日立超エル・エス・アイエンジニアリング株式会社 半導体記憶装置
JP3026341B2 (ja) * 1987-02-23 2000-03-27 株式会社日立製作所 半導体メモリ装置
US5235548A (en) * 1989-04-13 1993-08-10 Dallas Semiconductor Corp. Memory with power supply intercept in redundancy logic
JPH0430388A (ja) * 1990-05-25 1992-02-03 Oki Electric Ind Co Ltd 半導体記憶回路
JP3606951B2 (ja) * 1995-06-26 2005-01-05 株式会社ルネサステクノロジ 半導体記憶装置
US6038634A (en) * 1998-02-02 2000-03-14 International Business Machines Corporation Intra-unit block addressing system for memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4131951A (en) * 1976-05-17 1978-12-26 Tokyo Shibaura Electric Co., Ltd. High speed complementary MOS memory
US4195356A (en) * 1978-11-16 1980-03-25 Electronic Memories And Magnetics Corporation Sense line termination circuit for semiconductor memory systems
US4202045A (en) * 1979-03-05 1980-05-06 Motorola, Inc. Write circuit for a read/write memory
US4327424A (en) * 1980-07-17 1982-04-27 International Business Machines Corporation Read-only storage using enhancement-mode, depletion-mode or omitted gate field-effect transistors

Also Published As

Publication number Publication date
EP0034928A2 (en) 1981-09-02
EP0034928B1 (en) 1985-06-12
US4367538A (en) 1983-01-04
JPS56118369A (en) 1981-09-17
EP0034928A3 (en) 1983-07-20
DE3170914D1 (en) 1985-07-18

Similar Documents

Publication Publication Date Title
US7447058B2 (en) Write margin of SRAM cells improved by controlling power supply voltages to the inverters via corresponding bit lines
JP4335818B2 (ja) 半導体メモリ装置及びこの装置のデータのライト及びリード方法
US4586166A (en) SRAM with improved sensing circuit
US5969995A (en) Static semiconductor memory device having active mode and sleep mode
US7590003B2 (en) Self-reference sense amplifier circuit and sensing method
WO2006083034A1 (ja) 半導体記憶装置及びその駆動方法
JP2005302231A (ja) スタティックランダムアクセスメモリ
US5706231A (en) Semiconductor memory device having a redundant memory cell
JP3895838B2 (ja) 半導体記憶装置
JPS5836504B2 (ja) 半導体記憶装置
KR100460141B1 (ko) 듀얼 포트 정적 메모리 셀 및 이 셀을 구비한 반도체메모리 장치
JPH0945081A (ja) スタティック型メモリ
US9620199B2 (en) Semiconductor storage device having TFET access transistors and method of driving the same
KR910008942B1 (ko) 비트라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리장치
US6316812B1 (en) Static semiconductor memory device with expanded operating voltage range
KR100318464B1 (ko) 재쓰기회로를갖는스태틱램디바이스
JP3277192B2 (ja) 半導体装置
JP2007164888A (ja) 半導体記憶装置
JP3256868B2 (ja) スタティック形半導体メモリ
US5831911A (en) Semiconductor memory device for reducing a static current
JP2780481B2 (ja) 半導体スタチックメモリ
JP4147865B2 (ja) 半導体集積回路
JPH0721779A (ja) 半導体スタティックメモリ集積回路
JPH0528752A (ja) 半導体記憶装置
JP3809034B2 (ja) 半導体記憶装置