JP4335818B2 - 半導体メモリ装置及びこの装置のデータのライト及びリード方法 - Google Patents
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Description
そして、ライト動作時には、ライト制御信号WEが活性化されてライトドライバ22の動作がイネーブルされ、センスアンプの制御信号IOSAが不活性化されてセンスアンプ20の動作がディセーブルされる。また、スイッチング制御信号PRDが不活性化されてスイッチングゲート30がオフとなる。従って、第1のグローバルデータライン対(1G,1GB)と第2のグローバルデータライン対(2G,2GB)が分離される。
Claims (30)
- 所定のスイッチング手段によってビットライン対に接続されたローカルデータライン対と、
前記ローカルデータライン対に接続された第1及び第2のグローバルデータライン対と、
前記第1のグローバルデータライン対を第1の電圧レベルにプリチャージするための第1のグローバルデータラインプリチャージ回路と、
前記第2のグローバルデータライン対を第2の電圧レベルにプリチャージするための第
2のグローバルデータラインプリチャージ回路と、
前記ローカルデータライン対と前記第1のグローバルデータライン対との間に接続された第1のスイッチング回路と、
前記第1のグローバルデータライン対と前記第2のグローバルデータライン対との間に接続された第2のスイッチング回路と、
前記第2のグローバルデータライン対のデータを増幅してデータラインに出力するセンスアンプと、
ライト動作時に前記データラインのデータを前記第1のグローバルデータライン対に出力するデータ入力回路と、
を備え、
前記第1の電圧レベルは、前記第2の電圧レベルよりも低いことを特徴とする半導体メモリ装置。 - 前記第1のグローバルデータラインプリチャージ回路は、
プリチャージ動作の間、前記第1の電圧レベルにプリチャージするために前記第1のグローバルデータライ対の間に直列で連結された第4及び第5のNMOSトランジスタを備えることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記第2のスイッチング回路は、前記第1のグローバルデータライン対と前記第2のグローバルデータライン対との間に接続された第2及び第3のNMOSトランジスタを備えることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記半導体メモリ装置は、前記ローカルデータライン対を前記第1の電圧レベルにプリチャージするためのローカルデータラインプリチャージ回路をさらに備えることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記ローカルデータラインプリチャージ回路は、
前記ローカルデータライン対の間に直列で接続されて、プリチャージ動作時に前記第1の電圧レベルにプリチャージする第1及び第2のNMOSトランジスタと、
前記ローカルデータライン対の間に接続されて、前記ローカルデータライン対を等価する第3のNMOSトランジスタと、
を備えることを特徴とする請求項4に記載の半導体メモリ装置。 - 前記第1のグローバルデータラインプリチャージ回路は、
プリチャージ動作の間、前記第1のグローバルデータライン対を等価するための等価トランジスタを備えることを特徴とする請求項2に記載の半導体メモリ装置。 - 前記第2のグローバルデータラインプリチャージ回路は、
プリチャージ動作の間、前記第2のグローバルデータライン対を前記第2の電圧レベルにプリチャージするために、前記第2のグローバルデータライン対の間に接続された第6、第7及び第8のPMOSトランジスタを備えることを特徴とする請求項2に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、前記第1のグローバルデータライン対における前記第1の電圧のレベル上昇を防止するためのレベル上昇防止素子をさらに備えることを特徴とする請求項2に記載の半導体メモリ装置。
- 前記等価トランジスタは、第1のPMOSトランジスタを備えることを特徴とする請求項6に記載の半導体メモリ装置。
- 前記等価トランジスタは、第1のNMOSトランジスタをさらに備えることを特徴とする請求項9に記載の半導体メモリ装置。
- 前記第2のグローバルデータラインプリチャージ回路は、
プリチャージ動作時に、前記第2のグローバルデータライン対を等価するための等価トランジスタを備えることを特徴とする請求項7に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、前記第2のグローバルデータライン対における前記第2の電圧のレベル降下を防止するためのレベル降下防止素子をさらに備えることを特徴とする請求項7に記載の半導体メモリ装置。
- 前記等価トランジスタは、第2のPMOSトランジスタを備えることを特徴とする請求項11に記載の半導体メモリ装置。
- 前記レベル上昇防止素子は、前記第1のグローバルデータライン対それぞれと接地電圧との間に接続された第1及び第2の抵抗を備えることを特徴とする請求項8に記載の半導体メモリ装置。
- 前記レベル降下防止素子は、前記第2のグローバルデータライン対それぞれと接地電圧との間に接続された第3及び第4の抵抗を備えることを特徴とする請求項12に記載の半導体メモリ装置。
- 所定のスイッチング手段によってビットラインに接続されたローカルデータライン対と、
前記ローカルデータライン対に接続された第1及び第2のグローバルデータライン対と、
前記第1のグローバルデータライン対を第1の電圧レベルにプリチャージするための第1のグローバルデータラインプリチャージ回路と、
前記第2のグローバルデータライン対を第2の電圧レベルにプリチャージするための第
2のグローバルデータラインプリチャージ回路と、
前記ローカルデータライン対と前記第1のグローバルデータライン対を接続する第1のスイッチング回路と、
前記ローカルデータライン対のデータを増幅して前記第1のグローバルデータライン対に出力するローカルセンスアンプと、
前記第1のグローバルデータライン対と前記第2のグローバルデータライン対を接続する第2のスイッチング回路と、
前記第2のグローバルデータライン対のデータを増幅してデータラインに出力するグローバルセンスアンプと、
ライト動作時に前記データラインのデータを前記第1のグローバルデータライン対に出力するデータ入力回路と、
を備え、
前記第1の電圧レベルは、前記第2の電圧レベルよりも低いことを特徴とする半導体メモリ装置。 - 前記半導体メモリ装置は、前記ローカルデータライン対を等価するための等価トランジスタをさらに備えることを特徴とする請求項16に記載の半導体メモリ装置。
- 前記第1のグローバルデータラインプリチャージ回路は、
前記第1のグローバルデータライン対の間に直列で接続されて、プリチャージ動作時に前記第1の電圧レベルにプリチャージする第2及び第3のMOSトランジスタを備えることを特徴とする請求項16に記載の半導体メモリ装置。 - 前記等価トランジスタは、第1のMOSトランジスタを備えることを特徴とする請求項17に記載の半導体メモリ装置。
- 前記第1のグローバルデータラインプリチャージ回路は、
プリチャージ動作時に、前記第1のグローバルデータライン対を等価するための等価トランジスタをさらに備えることを特徴とする請求項18に記載の半導体メモリ装置。 - 前記第2のグローバルデータラインプリチャージ回路は、
前記第2のグローバルデータライン対の間に接続されて、プリチャージ動作時に前記第2の電圧レベルにプリチャージする第4、第5及び第6のPMOSトランジスタを備えることを特徴とする請求項18に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、前記第1のグローバルデータライン対における前記第1の電圧のレベル上昇を防止するためのレベル上昇防止素子をさらに備えることを特徴とする請求項18に記載の半導体メモリ装置。
- 前記等価トランジスタは、PMOSトランジスタを備えることを特徴とする請求項20に記載の半導体メモリ装置。
- 前記等価トランジスタは、NMOSトランジスタを備えることを特徴とする請求項23に記載の半導体メモリ装置。
- 前記第2のグローバルデータラインプリチャージ回路は、
プリチャージ動作時に、前記第2のグローバルデータライン対を等価するための等価トランジスタをさらに備えることを特徴とする請求項21に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、前記第2のグローバルデータライン対における前記第2の電圧のレベル降下を防止するためのレベル降下防止素子をさらに備えることを特徴とする請求項21に記載の半導体メモリ装置。
- 前記等価トランジスタは、第6のMOSトランジスタを備えることを特徴とする請求項25に記載の半導体メモリ装置。
- 前記レベル上昇防止素子は、前記第1のグローバルデータライン対それぞれと接地電圧との間に接続された第1及び第2の抵抗を備えることを特徴とする請求項22に記載の半導体メモリ装置。
- 前記レベル降下防止素子は、前記第2のグローバルデータライン対それぞれと接地電圧との間に接続された第3及び第4の抵抗を備えることを特徴とする請求項26に記載の半導体メモリ装置。
- プリチャージ動作時に、ローカルライン対及び第1のグローバルデータライン対を第1の電圧レベルに、第2のグローバルデータライン対を第2の電圧レベルにプリチャージするプリチャージ段階と、
ライト動作時に、前記第1のグローバルデータライン対と第2のグローバルデータライン対を分離し、データを前記第1のグローバルデータライン対及び前記ローカルデータライン対によって転送する段階と、
リード動作時に、前記第1のグローバルデータライン対と第2のグローバルデータライン対との間にデータ転送を可能とし、データを前記ローカルデータライン対、前記第1のグローバルデータライン対及び第2のグローバルデータライン対によって転送する段階と、
を備え、
前記第1の電圧レベルは、前記第2の電圧レベルよりも低いことを特徴とする半導体メモリ装置のデータのライト及びリード方法。
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