JP3809034B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3809034B2 JP3809034B2 JP18224799A JP18224799A JP3809034B2 JP 3809034 B2 JP3809034 B2 JP 3809034B2 JP 18224799 A JP18224799 A JP 18224799A JP 18224799 A JP18224799 A JP 18224799A JP 3809034 B2 JP3809034 B2 JP 3809034B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- column
- gate
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、電流引き込み型のメモリセルを用いて構成される半導体記憶装置に関する。
【０００２】
【従来の技術】
図６は、従来のマスクＲＯＭの要部構成を示している。メモリセルアレイ１を構成するメモリセルＭＣは、選択的なチャネルイオン注入や選択的なコンタクト形成、ビア形成等を行うマスクプログラミングにより、しきい値電圧の大小を二値データに対応させてデータが書かれている。従って選択されたワード線ＷＬにより駆動されるメモリセルＭＣは二値データに応じて、電流引き込みを行い、或いは電流引き込みを行わない。この電流引き込みの有無により変化するビット線ＢＬの電位を検出することにより、データが読み出される。
【０００３】
ワード線ＷＬは、ロウデコーダ２により選択され、ビット線ＢＬはカラムデコーダ３により選択される。カラムデコーダ３は、デコード部３ａとこれにより駆動されるカラム選択ゲート３ｂとからなる。カラム選択ゲート３ｂにより選択されたビット線は、センスアンプＯＰにより検知増幅される。
ビット線データを差動的に検知するために、参照メモリセルＲＭＣを接続した参照ビット線ＲＢＬが設けられている。参照ビット線ＲＢＬはビット線ＢＬと同時に選択されて、オペアンプＯＰに接続される。
【０００４】
ビット線ＢＬ及び参照ビット線ＲＢＬには、負荷として、ダイオード接続されたＰＭＯＳトランジスタＱＰが接続されている。データ読み出し時、選択されたビット線の電位は、負荷ＰＭＯＳトランジスタＱＰによる充電能力と、メモリセルの電流引き込み能力のバランスにより決まる。
ロウデコーダ２はそのワード線ドライブ段のゲートがクロックφ１により活性化される。またセンスアンプＯＰは、クロックφ２により活性化される。これらのクロックφ１，φ２は、システムクロックに基づいて生成されるタイミングクロックである。
【０００５】
【発明が解決しようとする課題】
上述のように従来のＲＯＭでは、ロウデコーダ２はクロックφ１により活性化される同期型としている。これは、メモリセルアレイ１での貫通電流を防止するためである。即ちロウデコーダ２は常にいずれか一つの出力が“Ｈ”となるから、クロックφ１による活性、非活性の制御を行わない場合には、常時いずれかのワード線が選択状態となる。このとき、選択されたメモリセルＭＣがオンであると、電流源負荷トランジスタＱＰからビット線ＢＬを介して電流が流れる。この貫通電流は、クロックφ１によりロウデコーダ２を制御することにより、抑えることが可能となる。
しかし、ＲＯＭの大容量化に伴い、ロウデコーダ２のワード線ドライバのゲート規模が大きくなると、クロックφ１によるこれらのゲートの充放電には大きな消費電力を要することになる。
【０００６】
また、ビット線負荷トランジスタＱＰはビット線ＢＬに直接接続されているため、カラムゲート３ｂにより選択されていないビット線ＢＬについても、ワード線ＷＬが駆動されることにより電流が流れる。これもＲＯＭの消費電力増大の原因となっている。
更に従来のＲＯＭは、ビット線負荷により、ビット線ＢＬが電源電位ＶCCまで上昇し得る構成となっている。この結果、メモリセルの電流が大きく、またメモリセル電流が電源電圧の変動やプロセス変動の影響を受けやすいため、動作が不安定になる。
【０００７】
この発明は、上記事情を考慮してなされたもので、消費電力の低減と動作の安定化を図った半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、ビット線とワード線の交差部に電流引き込み型のメモリセルを配置して構成されるメモリセルアレイと、このメモリセルアレイのワード線を選択する非同期型のロウデコーダと、前記メモリセルアレイのビット線を選択する同期型のカラムデコーダと、参照ビット線にデータを出力するように構成され、その電流引き込み能力が、第１状態を記憶する前記メモリセルより大きく、第２状態を記憶する前記メモリセルより小さい参照セルと、このカラムデコーダにより選択された前記ビット線及び前記参照ビット線のデータを検知増幅するセンスアンプと、このセンスアンプのセンスノードに接続されたビット線負荷と、前記カラムデコーダの各カラムゲートトランジスタと対応するビット線の間にそれぞれ介在させた、ビット線の電位上昇を抑制するためのクランプ回路とを有することを特徴とする。
【０００９】
この発明においては、ロウデコーダはクロック制御されない非同期型とし、カラムデコーダはクロック制御される同期型としている。このため、ロウデコーダをクロック制御する場合のゲート充放電に要する消費電力が必要なくなる。カムデコーダはクロック制御されるが、通常カラムデコーダのゲート規模はロウデコーダに比べると十分に小さく、ここでの消費電力は問題にならない。
【００１０】
従来は、ロウデコーダを非同期型として常時活性に保つと、メモリセルアレイでの貫通電流が問題になった。しかしこの発明では、ビット線負荷はビット線には直接接続されず、カラムデコーダのメモリセルアレイ側とは反対側にあるセンスアンプのセンスノードに接続されるようにしている。このため、ロウデコーダのいずれか一つが常に選択状態にあっても、カラムデコーダにより選択されないビットには電流は流れない。また、カラムデコーダを同期型としてクロック制御されるようにしているから、常時いずれかのカラムデコード出力によりビット線が選択されているという事態がない。以上により、消費電力の低減が図られる。
【００１１】
またこの発明では、各ビット線とカラムデコーダの間にビット線の電位上昇を抑制するためのクランプ回路を介在させている。これにより、ビット線が電源電位まで上昇することによる消費電流の増大と動作の不安定性が解消される。
【００１２】
この発明において、ビット線負荷は好ましくは、ゲートとドレインがセンスノードに接続され、ソースが電源に接続されたＰＭＯＳトランジスタにより構成される。また、クランプ回路は例えば、ソースがビット線に接続され、ドレインがカラムゲートトランジスタに接続され、ゲートに電源電圧より低い正の直流バイアス電圧が与えられたＮＭＯＳトランジスタにより構成される。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるマスクＲＯＭのブロック構成を示している。図示のように、メモリセルアレイ１と、そのワード線、ビット線をそれぞれ選択するロウデコーダ２、カラムデコーダ３を有する。アドレスはアドレスバッファ４により取り込まれて、ロウデコーダ２及びカラムデコーダ３に供給される。センスアンプ５は、カラムデコーダ３により選択されたビット線のデータを検知増幅する。読出しデータは、データバッファ６を介してデータ端子Ｄｏｕｔに出力される。
【００１４】
図２は、図１の要部の具体的な構成を示している。メモリセルアレイ１は、複数本ずつのビット線ＢＬ（ＢＬ０，ＢＬ１，…）とワード線ＷＬ（ＷＬ０，ＷＬ１，…）が交差して配設され、それらの各交差部にメモリセルＭＣを配置して構成される。メモリセルＭＣはこの実施の形態の場合、マスクプログラミングされるＭＯＳトランジスタである。具体的にメモリセルＭＣは、例えば、しきい値電圧の高い状態（例えば、Ｅタイプ状態）をデータ“０”、しきい値電圧の低い状態（例えば、Ｄタイプ状態）をデータ“１”として、二値データを固定的に記憶する。或いは、コンタクト形成、ビア形成をマスクプログラミングすることによってデータを書き込む方式でもよい。
【００１５】
メモリセルアレイ１には、参照ワード線ＲＷＬにより駆動されて参照ビット線ＲＢＬにデータを出力する参照セルＲＭＣが設けられている。参照セルＲＭＣは、その電流引き込み能力が、メモリセルＭＣの“１”データ状態より小さく、“０”データ状態より大きくなるように、サイズ等が設計されている。これにより、参照ビット線ＲＢＬには、選択されたビット線ＢＬの“０”，“１”データの間の電位が発生するようにしている。
【００１６】
ビット線ＢＬと参照ビット線ＲＢＬは、カラムデコーダ３のカラム選択ゲート３ｂにより選択されて、センスアンプ５を構成するオペアンプＯＰのセンスノードＳＮと参照ノードＲＮにそれぞれ接続されるが、カラム選択ゲート３ｂとビット線ＢＬ及び参照ビット線ＲＢＬの間には、ビット線電位の上昇をあるレベルに抑圧するためのクランプ回路２０が設けられている。クランプ回路２０は具体的に、各ビット線ＢＬ及び参照ビット線ＲＢＬとカラム選択ゲート３ｂの選択ＮＭＯＳトランジスタＱＮ１１との間に挿入されたＮＭＯＳトランジスタＱＮ２により構成されている。ＮＭＯＳトランジスタＱＮ２のゲートには、電源電圧ＶCCより低い正のバイアス電圧ＶＢが与えられる。
【００１７】
ビット線ＢＬ及び参照ビット線ＲＢＬに接続されるべき負荷のＰＭＯＳトランジスタＱＰは、これらに直接接続されず、カラム選択ゲート３ｂの外側、即ちセンスアンプ５側においてそれぞれセンスノードＳＮ、参照ノードＲＮに接続されている。ＰＭＯＳトランジスタＱＰは、ゲートとドレインが共通にセンスノードＳＮ及び参照ノードＲＮに接続され、ソースに電源電圧ＶCCが与えられている。
【００１８】
この実施の形態の場合、ロウデコーダ２は非同期型であり、ワード線ドライブ段ゲートＧ１０，Ｇ１１，…にはクロックは入らない。一方、カラムデコーダ３は同期型であり、そのデコード部３ａにおいては、そのカラム選択線ドライブ段ゲートＧ２１，Ｇ２２，…に活性化するためのクロックφ１１が入る。センスアンプ５にも、これを同期的に活性化するためのクロックφ１２が入る。
【００１９】
この実施の形態によるＲＯＭのデータ読み出し動作を、図３を参照して次に説明する。例えば、選択ワード線ＷＬが時刻ｔ１に立ち上がり、これに遅れて時刻ｔ２に選択されたカラム選択線ＣＳＬが立ち上がるものとする。カラム選択線ＣＳＬが立ち上がるまで、センスノードＳＮ及び参照ノードＲＮは、負荷ＰＭＯＳトランジスタＱＰによって、ＶCCに充電されている。また、ビット線ＢＬ及び参照ビット線ＲＢＬは、図では、ＶSSにリセット（プリチャージ）されてるものとして示してある。
【００２０】
選択されたカラム選択線ＣＳＬが立ち上がると、負荷ＰＭＯＳトランジスタＱＰは選択されたビット線ＢＬに接続され、ワード線ＷＬにより選択されているメモリセルＭＣにつながる。これにより、メモリセルデータがデータ“０”の場合には、ビット線ＢＬは電位上昇し、データ“１”の場合は電流引き込みによりビット線電位は上昇しない。参照ビット線ＲＢＬでは、“０”データのビット線電位変化と“１”データのビット線電位変化の中間的な変化を示す。
ここで、“０”データのビット線の電位上昇は、クランプ用ＮＭＯＳトランジスタＱＮ２により制限される。即ち、ＮＭＯＳトランジスタＱＮ２のしきい値電圧をＶthとして、ビット線電位がＶＢ−Ｖthまで上昇すると、ＮＭＯＳトランジスタＱＮ２はオフになるから、これ以上は上昇しない。
【００２１】
センスノードＳＮ及び参照ノードＲＮは、カラム選択線ＣＳＬの立ち上がりにより、一旦ビット線ＢＬ及び参照ビット線ＲＢＬに引かれてアンダーシュートする。“０”データのビット線につながるセンスノードＳＮはＶCCに復帰し、“１”データにつながるセンスノードＳＮはビット線ＢＬに“０”データに比べて低い電位に安定する。参照ノードＲＮは、センスノードＳＮの“０”，“１”の場合の電位変化の中間の電位変化を示す。そして、センスノードＳＮと参照ノードＲＮの電位差が一定レベルに達する時刻ｔ３で、センス出力ＳＡＯＵＴが得られる。
カラム選択線ＣＳＬが“Ｌ”になった後、図示しないプリチャージ回路によりビット線ＢＬ及び参照ビット線ＲＢＬはＶSSに収束する。
【００２２】
この実施の形態によると、ロウデコーダ２にクロックを用いないから、従来多数のロウデコーダのゲートをクロック制御する場合に消費していた無駄な電力がなくなる。ロウデコーダをクロック制御しないため、常時いずれかのワード線が選択状態になるが、この実施の形態ではビット線負荷がビット線に直接接続されておらず、カラムゲートにより選択されたビット線にのみビット線負荷が接続されるようにしている。従って、カラムゲートがオンしない限りビット線負荷からビット線に電流が流れることはなく、メモリセルアレイでの無駄な消費電流も抑圧されている。
【００２３】
また、ビット線の充電電位はクランプ回路により電源電圧より低いレベルに抑えられている。この結果、メモリセルでの電流が少なくなり、また電源電圧やプロセスのバラツキによるメモリセル電流への影響が相対的に小さくなり、安定したデータ読み出し動作が可能になる。
【００２４】
この発明は上記実施の形態に限られない。例えば、メモリセルは電流引き込みの有無により二値データを記憶するものであればよい。従って、図４に示すようなデュアルポートＳＲＡＭセルを用いたＳＲＡＭ、或いは図５に示すような３トランジスタ型のＤＲＡＭセルを用いたＤＲＡＭにも同様にこの発明を適用することができる。
【００２５】
【発明の効果】
以上述べたようにこの発明による半導体記憶装置では、ビット線負荷をカラム選択ゲートの外側に設けて選択的にビット線に接続されるようにして、ロウデコーダはクロック制御せず、カラムデコーダをクロック制御することにより、消費電力の削減を図ることができる。また、ビット線とカラム選択ゲートの間にはクランプ回路を設けてビット線の電位上昇を抑制しており、これにより動作の安定化が図られる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるマスクＲＯＭのブロック構成を示す図である。
【図２】同実施の形態のマスクＲＯＭの要部の具体構成を示す図である。
【図３】同実施の形態のマスクＲＯＭの動作を説明するためのタイミング図である。
【図４】他の実施の形態に用いられるデュアルポートＳＲＡＭセルを示す図である。
【図５】他の実施の形態に用いられる３トランジスタＤＲＡＭセルを示す図である。
【図６】従来のマスクＲＯＭの構成を示す図である。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…アドレスバッファ、５…センスアンプ、６…データバッファ、２０…クランプ回路、ＭＣ…メモリセル、ＲＭＣ…参照セル、ＱＰ…ＰＭＯＳトランジスタ（ビット線負荷）。
【発明の属する技術分野】
この発明は、電流引き込み型のメモリセルを用いて構成される半導体記憶装置に関する。
【０００２】
【従来の技術】
図６は、従来のマスクＲＯＭの要部構成を示している。メモリセルアレイ１を構成するメモリセルＭＣは、選択的なチャネルイオン注入や選択的なコンタクト形成、ビア形成等を行うマスクプログラミングにより、しきい値電圧の大小を二値データに対応させてデータが書かれている。従って選択されたワード線ＷＬにより駆動されるメモリセルＭＣは二値データに応じて、電流引き込みを行い、或いは電流引き込みを行わない。この電流引き込みの有無により変化するビット線ＢＬの電位を検出することにより、データが読み出される。
【０００３】
ワード線ＷＬは、ロウデコーダ２により選択され、ビット線ＢＬはカラムデコーダ３により選択される。カラムデコーダ３は、デコード部３ａとこれにより駆動されるカラム選択ゲート３ｂとからなる。カラム選択ゲート３ｂにより選択されたビット線は、センスアンプＯＰにより検知増幅される。
ビット線データを差動的に検知するために、参照メモリセルＲＭＣを接続した参照ビット線ＲＢＬが設けられている。参照ビット線ＲＢＬはビット線ＢＬと同時に選択されて、オペアンプＯＰに接続される。
【０００４】
ビット線ＢＬ及び参照ビット線ＲＢＬには、負荷として、ダイオード接続されたＰＭＯＳトランジスタＱＰが接続されている。データ読み出し時、選択されたビット線の電位は、負荷ＰＭＯＳトランジスタＱＰによる充電能力と、メモリセルの電流引き込み能力のバランスにより決まる。
ロウデコーダ２はそのワード線ドライブ段のゲートがクロックφ１により活性化される。またセンスアンプＯＰは、クロックφ２により活性化される。これらのクロックφ１，φ２は、システムクロックに基づいて生成されるタイミングクロックである。
【０００５】
【発明が解決しようとする課題】
上述のように従来のＲＯＭでは、ロウデコーダ２はクロックφ１により活性化される同期型としている。これは、メモリセルアレイ１での貫通電流を防止するためである。即ちロウデコーダ２は常にいずれか一つの出力が“Ｈ”となるから、クロックφ１による活性、非活性の制御を行わない場合には、常時いずれかのワード線が選択状態となる。このとき、選択されたメモリセルＭＣがオンであると、電流源負荷トランジスタＱＰからビット線ＢＬを介して電流が流れる。この貫通電流は、クロックφ１によりロウデコーダ２を制御することにより、抑えることが可能となる。
しかし、ＲＯＭの大容量化に伴い、ロウデコーダ２のワード線ドライバのゲート規模が大きくなると、クロックφ１によるこれらのゲートの充放電には大きな消費電力を要することになる。
【０００６】
また、ビット線負荷トランジスタＱＰはビット線ＢＬに直接接続されているため、カラムゲート３ｂにより選択されていないビット線ＢＬについても、ワード線ＷＬが駆動されることにより電流が流れる。これもＲＯＭの消費電力増大の原因となっている。
更に従来のＲＯＭは、ビット線負荷により、ビット線ＢＬが電源電位ＶCCまで上昇し得る構成となっている。この結果、メモリセルの電流が大きく、またメモリセル電流が電源電圧の変動やプロセス変動の影響を受けやすいため、動作が不安定になる。
【０００７】
この発明は、上記事情を考慮してなされたもので、消費電力の低減と動作の安定化を図った半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、ビット線とワード線の交差部に電流引き込み型のメモリセルを配置して構成されるメモリセルアレイと、このメモリセルアレイのワード線を選択する非同期型のロウデコーダと、前記メモリセルアレイのビット線を選択する同期型のカラムデコーダと、参照ビット線にデータを出力するように構成され、その電流引き込み能力が、第１状態を記憶する前記メモリセルより大きく、第２状態を記憶する前記メモリセルより小さい参照セルと、このカラムデコーダにより選択された前記ビット線及び前記参照ビット線のデータを検知増幅するセンスアンプと、このセンスアンプのセンスノードに接続されたビット線負荷と、前記カラムデコーダの各カラムゲートトランジスタと対応するビット線の間にそれぞれ介在させた、ビット線の電位上昇を抑制するためのクランプ回路とを有することを特徴とする。
【０００９】
この発明においては、ロウデコーダはクロック制御されない非同期型とし、カラムデコーダはクロック制御される同期型としている。このため、ロウデコーダをクロック制御する場合のゲート充放電に要する消費電力が必要なくなる。カムデコーダはクロック制御されるが、通常カラムデコーダのゲート規模はロウデコーダに比べると十分に小さく、ここでの消費電力は問題にならない。
【００１０】
従来は、ロウデコーダを非同期型として常時活性に保つと、メモリセルアレイでの貫通電流が問題になった。しかしこの発明では、ビット線負荷はビット線には直接接続されず、カラムデコーダのメモリセルアレイ側とは反対側にあるセンスアンプのセンスノードに接続されるようにしている。このため、ロウデコーダのいずれか一つが常に選択状態にあっても、カラムデコーダにより選択されないビットには電流は流れない。また、カラムデコーダを同期型としてクロック制御されるようにしているから、常時いずれかのカラムデコード出力によりビット線が選択されているという事態がない。以上により、消費電力の低減が図られる。
【００１１】
またこの発明では、各ビット線とカラムデコーダの間にビット線の電位上昇を抑制するためのクランプ回路を介在させている。これにより、ビット線が電源電位まで上昇することによる消費電流の増大と動作の不安定性が解消される。
【００１２】
この発明において、ビット線負荷は好ましくは、ゲートとドレインがセンスノードに接続され、ソースが電源に接続されたＰＭＯＳトランジスタにより構成される。また、クランプ回路は例えば、ソースがビット線に接続され、ドレインがカラムゲートトランジスタに接続され、ゲートに電源電圧より低い正の直流バイアス電圧が与えられたＮＭＯＳトランジスタにより構成される。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるマスクＲＯＭのブロック構成を示している。図示のように、メモリセルアレイ１と、そのワード線、ビット線をそれぞれ選択するロウデコーダ２、カラムデコーダ３を有する。アドレスはアドレスバッファ４により取り込まれて、ロウデコーダ２及びカラムデコーダ３に供給される。センスアンプ５は、カラムデコーダ３により選択されたビット線のデータを検知増幅する。読出しデータは、データバッファ６を介してデータ端子Ｄｏｕｔに出力される。
【００１４】
図２は、図１の要部の具体的な構成を示している。メモリセルアレイ１は、複数本ずつのビット線ＢＬ（ＢＬ０，ＢＬ１，…）とワード線ＷＬ（ＷＬ０，ＷＬ１，…）が交差して配設され、それらの各交差部にメモリセルＭＣを配置して構成される。メモリセルＭＣはこの実施の形態の場合、マスクプログラミングされるＭＯＳトランジスタである。具体的にメモリセルＭＣは、例えば、しきい値電圧の高い状態（例えば、Ｅタイプ状態）をデータ“０”、しきい値電圧の低い状態（例えば、Ｄタイプ状態）をデータ“１”として、二値データを固定的に記憶する。或いは、コンタクト形成、ビア形成をマスクプログラミングすることによってデータを書き込む方式でもよい。
【００１５】
メモリセルアレイ１には、参照ワード線ＲＷＬにより駆動されて参照ビット線ＲＢＬにデータを出力する参照セルＲＭＣが設けられている。参照セルＲＭＣは、その電流引き込み能力が、メモリセルＭＣの“１”データ状態より小さく、“０”データ状態より大きくなるように、サイズ等が設計されている。これにより、参照ビット線ＲＢＬには、選択されたビット線ＢＬの“０”，“１”データの間の電位が発生するようにしている。
【００１６】
ビット線ＢＬと参照ビット線ＲＢＬは、カラムデコーダ３のカラム選択ゲート３ｂにより選択されて、センスアンプ５を構成するオペアンプＯＰのセンスノードＳＮと参照ノードＲＮにそれぞれ接続されるが、カラム選択ゲート３ｂとビット線ＢＬ及び参照ビット線ＲＢＬの間には、ビット線電位の上昇をあるレベルに抑圧するためのクランプ回路２０が設けられている。クランプ回路２０は具体的に、各ビット線ＢＬ及び参照ビット線ＲＢＬとカラム選択ゲート３ｂの選択ＮＭＯＳトランジスタＱＮ１１との間に挿入されたＮＭＯＳトランジスタＱＮ２により構成されている。ＮＭＯＳトランジスタＱＮ２のゲートには、電源電圧ＶCCより低い正のバイアス電圧ＶＢが与えられる。
【００１７】
ビット線ＢＬ及び参照ビット線ＲＢＬに接続されるべき負荷のＰＭＯＳトランジスタＱＰは、これらに直接接続されず、カラム選択ゲート３ｂの外側、即ちセンスアンプ５側においてそれぞれセンスノードＳＮ、参照ノードＲＮに接続されている。ＰＭＯＳトランジスタＱＰは、ゲートとドレインが共通にセンスノードＳＮ及び参照ノードＲＮに接続され、ソースに電源電圧ＶCCが与えられている。
【００１８】
この実施の形態の場合、ロウデコーダ２は非同期型であり、ワード線ドライブ段ゲートＧ１０，Ｇ１１，…にはクロックは入らない。一方、カラムデコーダ３は同期型であり、そのデコード部３ａにおいては、そのカラム選択線ドライブ段ゲートＧ２１，Ｇ２２，…に活性化するためのクロックφ１１が入る。センスアンプ５にも、これを同期的に活性化するためのクロックφ１２が入る。
【００１９】
この実施の形態によるＲＯＭのデータ読み出し動作を、図３を参照して次に説明する。例えば、選択ワード線ＷＬが時刻ｔ１に立ち上がり、これに遅れて時刻ｔ２に選択されたカラム選択線ＣＳＬが立ち上がるものとする。カラム選択線ＣＳＬが立ち上がるまで、センスノードＳＮ及び参照ノードＲＮは、負荷ＰＭＯＳトランジスタＱＰによって、ＶCCに充電されている。また、ビット線ＢＬ及び参照ビット線ＲＢＬは、図では、ＶSSにリセット（プリチャージ）されてるものとして示してある。
【００２０】
選択されたカラム選択線ＣＳＬが立ち上がると、負荷ＰＭＯＳトランジスタＱＰは選択されたビット線ＢＬに接続され、ワード線ＷＬにより選択されているメモリセルＭＣにつながる。これにより、メモリセルデータがデータ“０”の場合には、ビット線ＢＬは電位上昇し、データ“１”の場合は電流引き込みによりビット線電位は上昇しない。参照ビット線ＲＢＬでは、“０”データのビット線電位変化と“１”データのビット線電位変化の中間的な変化を示す。
ここで、“０”データのビット線の電位上昇は、クランプ用ＮＭＯＳトランジスタＱＮ２により制限される。即ち、ＮＭＯＳトランジスタＱＮ２のしきい値電圧をＶthとして、ビット線電位がＶＢ−Ｖthまで上昇すると、ＮＭＯＳトランジスタＱＮ２はオフになるから、これ以上は上昇しない。
【００２１】
センスノードＳＮ及び参照ノードＲＮは、カラム選択線ＣＳＬの立ち上がりにより、一旦ビット線ＢＬ及び参照ビット線ＲＢＬに引かれてアンダーシュートする。“０”データのビット線につながるセンスノードＳＮはＶCCに復帰し、“１”データにつながるセンスノードＳＮはビット線ＢＬに“０”データに比べて低い電位に安定する。参照ノードＲＮは、センスノードＳＮの“０”，“１”の場合の電位変化の中間の電位変化を示す。そして、センスノードＳＮと参照ノードＲＮの電位差が一定レベルに達する時刻ｔ３で、センス出力ＳＡＯＵＴが得られる。
カラム選択線ＣＳＬが“Ｌ”になった後、図示しないプリチャージ回路によりビット線ＢＬ及び参照ビット線ＲＢＬはＶSSに収束する。
【００２２】
この実施の形態によると、ロウデコーダ２にクロックを用いないから、従来多数のロウデコーダのゲートをクロック制御する場合に消費していた無駄な電力がなくなる。ロウデコーダをクロック制御しないため、常時いずれかのワード線が選択状態になるが、この実施の形態ではビット線負荷がビット線に直接接続されておらず、カラムゲートにより選択されたビット線にのみビット線負荷が接続されるようにしている。従って、カラムゲートがオンしない限りビット線負荷からビット線に電流が流れることはなく、メモリセルアレイでの無駄な消費電流も抑圧されている。
【００２３】
また、ビット線の充電電位はクランプ回路により電源電圧より低いレベルに抑えられている。この結果、メモリセルでの電流が少なくなり、また電源電圧やプロセスのバラツキによるメモリセル電流への影響が相対的に小さくなり、安定したデータ読み出し動作が可能になる。
【００２４】
この発明は上記実施の形態に限られない。例えば、メモリセルは電流引き込みの有無により二値データを記憶するものであればよい。従って、図４に示すようなデュアルポートＳＲＡＭセルを用いたＳＲＡＭ、或いは図５に示すような３トランジスタ型のＤＲＡＭセルを用いたＤＲＡＭにも同様にこの発明を適用することができる。
【００２５】
【発明の効果】
以上述べたようにこの発明による半導体記憶装置では、ビット線負荷をカラム選択ゲートの外側に設けて選択的にビット線に接続されるようにして、ロウデコーダはクロック制御せず、カラムデコーダをクロック制御することにより、消費電力の削減を図ることができる。また、ビット線とカラム選択ゲートの間にはクランプ回路を設けてビット線の電位上昇を抑制しており、これにより動作の安定化が図られる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるマスクＲＯＭのブロック構成を示す図である。
【図２】同実施の形態のマスクＲＯＭの要部の具体構成を示す図である。
【図３】同実施の形態のマスクＲＯＭの動作を説明するためのタイミング図である。
【図４】他の実施の形態に用いられるデュアルポートＳＲＡＭセルを示す図である。
【図５】他の実施の形態に用いられる３トランジスタＤＲＡＭセルを示す図である。
【図６】従来のマスクＲＯＭの構成を示す図である。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…アドレスバッファ、５…センスアンプ、６…データバッファ、２０…クランプ回路、ＭＣ…メモリセル、ＲＭＣ…参照セル、ＱＰ…ＰＭＯＳトランジスタ（ビット線負荷）。
Claims (3)
- ビット線とワード線の交差部に電流引き込み型のメモリセルを配置して構成されるメモリセルアレイと、
このメモリセルアレイのワード線を選択する非同期型のロウデコーダと、
前記メモリセルアレイのビット線を選択する同期型のカラムデコーダと、
参照ビット線にデータを出力するように構成され、その電流引き込み能力が、第１状態を記憶する前記メモリセルより大きく、第２状態を記憶する前記メモリセルより小さい参照セルと、
このカラムデコーダにより選択された前記ビット線及び前記参照ビット線のデータを検知増幅するセンスアンプと、
このセンスアンプのセンスノードに接続されたビット線負荷と、
前記カラムデコーダの各カラムゲートトランジスタと対応するビット線の間にそれぞれ介在させた、ビット線の電位上昇を抑制するためのクランプ回路と
を有することを特徴とする半導体記憶装置。 - 前記ビット線負荷は、ゲートとドレインがセンスノードに接続され、ソースが電源に接続されたＰＭＯＳトランジスタである
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記クランプ回路は、ソースがビット線に接続され、ドレインがカラムゲートトランジスタに接続され、ゲートに電源電圧より低い正の直流バイアス電圧が与えられたＮＭＯＳトランジスタである
ことを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18224799A JP3809034B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18224799A JP3809034B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001014880A JP2001014880A (ja) | 2001-01-19 |
| JP3809034B2 true JP3809034B2 (ja) | 2006-08-16 |
Family
ID=16114929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18224799A Expired - Fee Related JP3809034B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3809034B2 (ja) |
-
1999
- 1999-06-28 JP JP18224799A patent/JP3809034B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001014880A (ja) | 2001-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0713222B1 (en) | An integrated circuit memory device | |
| US5590073A (en) | Random access memory having flash memory | |
| JP4929668B2 (ja) | 半導体メモリ | |
| US6504761B2 (en) | Non-volatile semiconductor memory device improved sense amplification configuration | |
| JP3886669B2 (ja) | 半導体記憶装置 | |
| US20040090818A1 (en) | Design concept for SRAM read margin | |
| US7209399B2 (en) | Circuit and method of driving bitlines of integrated circuit memory using improved precharge scheme and sense-amplification scheme | |
| JP2007122758A (ja) | 半導体メモリ装置およびその読み出し方法 | |
| US7978559B2 (en) | Semiconductor memory device and method of operating the same | |
| JP2007172715A (ja) | 半導体記憶装置およびその制御方法 | |
| US20100061171A1 (en) | Semiconductor Memory Device and Method of Operating the Same | |
| JP4186119B2 (ja) | 強誘電体メモリ装置 | |
| KR100885717B1 (ko) | 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 동작 방법 | |
| CN101276638B (zh) | 具有铁电器件的半导体存储器器件及其更新方法 | |
| KR101317874B1 (ko) | 불휘발성 기억장치 및 그 판독방법 | |
| JP2008027493A (ja) | 半導体記憶装置 | |
| EP1271545B1 (en) | Bit line pre-charging system and semiconductor storage device using the same | |
| KR100604890B1 (ko) | 단위 ｓｒａｍ들 단위로 초기화할 수 있는 반도체 장치 | |
| JP3967493B2 (ja) | 半導体記憶装置 | |
| JP3809034B2 (ja) | 半導体記憶装置 | |
| JP2006338730A (ja) | 半導体記憶装置 | |
| JP2683176B2 (ja) | 読出し専用記憶装置 | |
| CN116129959A (zh) | 一种读出电路、存储器以及存储器数据的读出方法 | |
| JPH11306782A (ja) | 半導体記憶装置 | |
| JPH0817034B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051014 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051025 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051221 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060516 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060519 |
|
| LAPS | Cancellation because of no payment of annual fees |