JPH0945081A - スタティック型メモリ - Google Patents
スタティック型メモリInfo
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- JPH0945081A JPH0945081A JP7190457A JP19045795A JPH0945081A JP H0945081 A JPH0945081 A JP H0945081A JP 7190457 A JP7190457 A JP 7190457A JP 19045795 A JP19045795 A JP 19045795A JP H0945081 A JPH0945081 A JP H0945081A
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Abstract
(57)【要約】
【課題】マルチポート型のSRAMセルのデータ保持特
性としてメガネ特性を確保しつつ、データ書込み特性の
容易性を向上させる。 【解決手段】記憶回路部10の一対の記憶ノードNa、
Nbに各一端が接続された複数ポート用のデータ転送回
路部を備えたマルチポート型のSRAMセル1と、各ポ
ート別のデータ転送回路部の各他端に接続された複数ポ
ート用のビット線BLi、/BLiと、SRAMセルの
記憶回路部に各対応して高レベル側電源電圧および低レ
ベル側電源電圧を供給する第1の電源線11および第2
の電源線12と、SRAMセルへのデータ書込みに際し
てビット線対のデータが一対の記憶ノードに書込まれる
までの所定期間は第1の電源線または第2の電源線に対
する電源電圧の供給を禁止してハイインピーダンス状態
にし、所定期間後は電源電圧を供給する制御回路とを具
備する。
性としてメガネ特性を確保しつつ、データ書込み特性の
容易性を向上させる。 【解決手段】記憶回路部10の一対の記憶ノードNa、
Nbに各一端が接続された複数ポート用のデータ転送回
路部を備えたマルチポート型のSRAMセル1と、各ポ
ート別のデータ転送回路部の各他端に接続された複数ポ
ート用のビット線BLi、/BLiと、SRAMセルの
記憶回路部に各対応して高レベル側電源電圧および低レ
ベル側電源電圧を供給する第1の電源線11および第2
の電源線12と、SRAMセルへのデータ書込みに際し
てビット線対のデータが一対の記憶ノードに書込まれる
までの所定期間は第1の電源線または第2の電源線に対
する電源電圧の供給を禁止してハイインピーダンス状態
にし、所定期間後は電源電圧を供給する制御回路とを具
備する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体メモリに係
り、特にマルチポート型のスタティック型メモリ(スタ
ティック型ランダムアクセスメモリ;SRAM)に使用
されるマルチポート型のメモリセル(SRAMセル)と
電源線との接続および書込み制御回路に関する。
り、特にマルチポート型のスタティック型メモリ(スタ
ティック型ランダムアクセスメモリ;SRAM)に使用
されるマルチポート型のメモリセル(SRAMセル)と
電源線との接続および書込み制御回路に関する。
【0002】
【従来の技術】一般に、1ポート用のSRAMセルは、
図6に示すように、1つの記憶回路部10の一対の記憶
ノードNa、Nbに対応して1系統のデータ転送回路部
が接続されている。
図6に示すように、1つの記憶回路部10の一対の記憶
ノードNa、Nbに対応して1系統のデータ転送回路部
が接続されている。
【0003】上記記憶回路部10は、2つのMOSイン
バータ回路INV1、INV2の互いの入出力端が交差
接続されてなり、上記MOSインバータ回路は駆動用の
NMOSトランジスタと高抵抗負荷用の例えばPMOS
トランジスタとからなるCMOSインバータ回路が用い
られている。
バータ回路INV1、INV2の互いの入出力端が交差
接続されてなり、上記MOSインバータ回路は駆動用の
NMOSトランジスタと高抵抗負荷用の例えばPMOS
トランジスタとからなるCMOSインバータ回路が用い
られている。
【0004】前記データ転送回路部は、記憶回路部10
の一対の記憶ノードNa、Nbとビット線対BL、/B
Lとの間に接続されている第1、第2のトランスファゲ
ート用のNMOSトランジスタQ1、Q2からなり、上
記2個のトランスファゲート用トランジスタの各ゲート
にワード線WLが接続されている。
の一対の記憶ノードNa、Nbとビット線対BL、/B
Lとの間に接続されている第1、第2のトランスファゲ
ート用のNMOSトランジスタQ1、Q2からなり、上
記2個のトランスファゲート用トランジスタの各ゲート
にワード線WLが接続されている。
【0005】なお、前記ビット線対BL、/BLには、
ビット線プリチャージ・イコライズ回路70が接続され
ている。上記構成のSRAMセルは、セル内部の一対の
記憶ノードNa、Nbのデータ保持特性の対称性として
いわゆるメガネ特性を確保することが重要である。ここ
で、メガネ特性について説明する。
ビット線プリチャージ・イコライズ回路70が接続され
ている。上記構成のSRAMセルは、セル内部の一対の
記憶ノードNa、Nbのデータ保持特性の対称性として
いわゆるメガネ特性を確保することが重要である。ここ
で、メガネ特性について説明する。
【0006】記憶回路部10の2つのMOSインバータ
回路INV1、INV2のそれぞれの入出力特性を同一
グラフ上に表わすと、例えば図7に示すようになり、一
対の記憶ノードNa、Nbのデータ保持特性の対称性が
良好な場合にはメガネ状の特性(メガネ特性)として表
わされる。
回路INV1、INV2のそれぞれの入出力特性を同一
グラフ上に表わすと、例えば図7に示すようになり、一
対の記憶ノードNa、Nbのデータ保持特性の対称性が
良好な場合にはメガネ状の特性(メガネ特性)として表
わされる。
【0007】即ち、データ読み出し時に第2の記憶ノー
ドNbに出力端が接続されている第1のMOSインバー
タ回路INV1の出力にノイズが乗ったと仮定した場合
におけるメモリセル内の電圧の変化を点線で示す。この
場合、メガネ特性が確保されていれば、上記ノイズによ
る電圧変化に対しても第1の記憶ノードNaの電圧は安
定点に戻り、保持データの破壊が防止される。もし、メ
ガネ特性が確保されていなければ、安定点に戻ることが
できず、保持データが破壊される。
ドNbに出力端が接続されている第1のMOSインバー
タ回路INV1の出力にノイズが乗ったと仮定した場合
におけるメモリセル内の電圧の変化を点線で示す。この
場合、メガネ特性が確保されていれば、上記ノイズによ
る電圧変化に対しても第1の記憶ノードNaの電圧は安
定点に戻り、保持データの破壊が防止される。もし、メ
ガネ特性が確保されていなければ、安定点に戻ることが
できず、保持データが破壊される。
【0008】一方、従来の2ポートを有するSRAMに
使用される2ポート型のSRAMセルは、図8に示すよ
うに、1つの記憶回路部10の一対の記憶ノードNa、
Nbに対応して2系統のデータ転送回路部が接続されて
いる。
使用される2ポート型のSRAMセルは、図8に示すよ
うに、1つの記憶回路部10の一対の記憶ノードNa、
Nbに対応して2系統のデータ転送回路部が接続されて
いる。
【0009】上記2系統のデータ転送回路部のうちの第
1系統のデータ転送回路部は、記憶回路部10の一対の
記憶ノードNa、Nbと第1ポート用のビット線対BL
1、/BL1との間に接続されている第1、第2のトラ
ンスファゲート用のNMOSトランジスタQ1、Q2か
らなり、上記2個のトランスファゲート用トランジスタ
Q1、Q2の各ゲートに第1ポート用のワード線WL1
が接続されている。
1系統のデータ転送回路部は、記憶回路部10の一対の
記憶ノードNa、Nbと第1ポート用のビット線対BL
1、/BL1との間に接続されている第1、第2のトラ
ンスファゲート用のNMOSトランジスタQ1、Q2か
らなり、上記2個のトランスファゲート用トランジスタ
Q1、Q2の各ゲートに第1ポート用のワード線WL1
が接続されている。
【0010】上記と同様に、前記2系統のデータ転送回
路部のうちの第2系統のデータ転送回路部は、記憶回路
部の一対の記憶ノードNa、Nbと第2ポート用のビッ
ト線対BL2、/BL2との間に接続されている第3、
第4のトランスファゲート用のNMOSトランジスタQ
3、Q4からなり、上記2個のトランスファゲート用ト
ランジスタQ3、Q4の各ゲートに第2ポート用のワー
ド線WL2が接続されている。
路部のうちの第2系統のデータ転送回路部は、記憶回路
部の一対の記憶ノードNa、Nbと第2ポート用のビッ
ト線対BL2、/BL2との間に接続されている第3、
第4のトランスファゲート用のNMOSトランジスタQ
3、Q4からなり、上記2個のトランスファゲート用ト
ランジスタQ3、Q4の各ゲートに第2ポート用のワー
ド線WL2が接続されている。
【0011】なお、前記第1ポート用のビット線対BL
1、/BL1および第2ポート用のビット線対BL2、
/BL2には、それぞれビット線プリチャージ・イコラ
イズ回路(図示せず)が接続されている。
1、/BL1および第2ポート用のビット線対BL2、
/BL2には、それぞれビット線プリチャージ・イコラ
イズ回路(図示せず)が接続されている。
【0012】上記構成において、1つの記憶回路部10
から2つのポートに同時にデータを読み出す場合がある
ので、データ転送回路部の各トランスファゲート用のN
MOSトランジスタQ1〜Q4のgm(相互コンダクタ
ンス)を所定の低い値に設定してメガネ特性を確保する
必要がある。
から2つのポートに同時にデータを読み出す場合がある
ので、データ転送回路部の各トランスファゲート用のN
MOSトランジスタQ1〜Q4のgm(相互コンダクタ
ンス)を所定の低い値に設定してメガネ特性を確保する
必要がある。
【0013】もし、上記gmの値が記憶回路部10のイ
ンバータ回路INV1、INV2の駆動用のNMOSト
ランジスタ(図示せず)のgmの値より高いと、データ
読み出し時のビット線の影響によって保持データが破壊
されてしまう。
ンバータ回路INV1、INV2の駆動用のNMOSト
ランジスタ(図示せず)のgmの値より高いと、データ
読み出し時のビット線の影響によって保持データが破壊
されてしまう。
【0014】即ち、記憶回路部10の第1の記憶ノード
Naに接続されている2つのNMOSトランジスタ(第
1、第3のNMOSトランジスタ)Q1、Q3のgmの
和は上記第1の記憶ノードNaに出力端が接続されてい
るインバータ回路INV2の駆動用のNMOSトランジ
スタのgmより低く、記憶回路部10の第2の記憶ノー
ドNbに接続されている2つのNMOSトランジスタ
(第2、第4のNMOSトランジスタ)Q2、Q4のg
mの和は上記第2の記憶ノードNbに出力端が接続され
ているインバータ回路INV1の駆動用のNMOSトラ
ンジスタのgmより低く設定される必要がある。
Naに接続されている2つのNMOSトランジスタ(第
1、第3のNMOSトランジスタ)Q1、Q3のgmの
和は上記第1の記憶ノードNaに出力端が接続されてい
るインバータ回路INV2の駆動用のNMOSトランジ
スタのgmより低く、記憶回路部10の第2の記憶ノー
ドNbに接続されている2つのNMOSトランジスタ
(第2、第4のNMOSトランジスタ)Q2、Q4のg
mの和は上記第2の記憶ノードNbに出力端が接続され
ているインバータ回路INV1の駆動用のNMOSトラ
ンジスタのgmより低く設定される必要がある。
【0015】しかし、上記したデータ転送回路部の各ト
ランスファゲート用のMOSトランジスタQ1〜Q4の
gmの値を下げ過ぎると、記憶回路部10からデータを
読み出す際の読み出し速度が遅くなってアクセスタイム
に関する仕様を満たすことが不可能になったり、記憶回
路部10にデータを書き込む際にデータを容易・確実に
書き込むことが困難になる(つまり、上記gm値は、デ
ータ保持特性の対称性とデータ書込み特性の容易性に関
して相反する方向の設定を必要とする)。
ランスファゲート用のMOSトランジスタQ1〜Q4の
gmの値を下げ過ぎると、記憶回路部10からデータを
読み出す際の読み出し速度が遅くなってアクセスタイム
に関する仕様を満たすことが不可能になったり、記憶回
路部10にデータを書き込む際にデータを容易・確実に
書き込むことが困難になる(つまり、上記gm値は、デ
ータ保持特性の対称性とデータ書込み特性の容易性に関
して相反する方向の設定を必要とする)。
【0016】
【発明が解決しようとする課題】上記したように従来の
2ポート型のSRAMセルのアレイを有するSRAM
は、データ転送回路部の各トランスファゲート用のMO
Sトランジスタのgmの値の設定がデータ保持特性の対
称性およびデータ書込み特性をともに満足させることが
困難であるという問題があった。
2ポート型のSRAMセルのアレイを有するSRAM
は、データ転送回路部の各トランスファゲート用のMO
Sトランジスタのgmの値の設定がデータ保持特性の対
称性およびデータ書込み特性をともに満足させることが
困難であるという問題があった。
【0017】本発明は上記の問題点を解決すべくなされ
たもので、マルチポート型のSRAMセルのデータ保持
特性の対称性としてメガネ特性を確保しつつ、データ書
込み特性の容易性を向上し得るマルチポート型のスタテ
ィック型メモリを提供することを目的とする。
たもので、マルチポート型のSRAMセルのデータ保持
特性の対称性としてメガネ特性を確保しつつ、データ書
込み特性の容易性を向上し得るマルチポート型のスタテ
ィック型メモリを提供することを目的とする。
【0018】
【課題を解決するための手段】本発明のマルチポート型
のスタティック型メモリは、2つのMOSインバータ回
路の互いの入出力端が交差接続されてなる1つの記憶回
路部およびその一対の記憶ノードに各一端が接続された
複数ポート用の複数対のデータ転送回路部を備えたマル
チポート型のスタティック型のメモリセルと、上記各ポ
ート別の一対のデータ転送回路部の各他端に接続された
複数ポート用の複数対のビット線と、前記各ポート別の
一対のデータ転送回路部の制御端に共通に接続された複
数ポート用のセル選択線と、前記スタティック型メモリ
セルの記憶回路部にそれぞれ接続され、それぞれ対応し
て高レベル側電源電圧を供給するための第1の電源線お
よび低レベル側電源電圧を供給するための第2の電源線
と、上記スタティック型メモリセルからのデータ読み出
し時には上記第1の電源線および第2の電源線にそれぞ
れ対応して高レベル側電源電圧および低レベル側電源電
圧を供給し、上記スタティック型メモリセルに対するデ
ータの書込みに際して前記ビット線対のデータが前記一
対の記憶ノードに書込まれるまでの所定期間は前記第1
の電源線または第2の電源線に対する電源電圧の供給を
禁止してハイインピーダンス状態にし、上記所定期間後
は上記電源電圧を供給するように制御する電源供給制御
回路とを具備することを特徴とする。
のスタティック型メモリは、2つのMOSインバータ回
路の互いの入出力端が交差接続されてなる1つの記憶回
路部およびその一対の記憶ノードに各一端が接続された
複数ポート用の複数対のデータ転送回路部を備えたマル
チポート型のスタティック型のメモリセルと、上記各ポ
ート別の一対のデータ転送回路部の各他端に接続された
複数ポート用の複数対のビット線と、前記各ポート別の
一対のデータ転送回路部の制御端に共通に接続された複
数ポート用のセル選択線と、前記スタティック型メモリ
セルの記憶回路部にそれぞれ接続され、それぞれ対応し
て高レベル側電源電圧を供給するための第1の電源線お
よび低レベル側電源電圧を供給するための第2の電源線
と、上記スタティック型メモリセルからのデータ読み出
し時には上記第1の電源線および第2の電源線にそれぞ
れ対応して高レベル側電源電圧および低レベル側電源電
圧を供給し、上記スタティック型メモリセルに対するデ
ータの書込みに際して前記ビット線対のデータが前記一
対の記憶ノードに書込まれるまでの所定期間は前記第1
の電源線または第2の電源線に対する電源電圧の供給を
禁止してハイインピーダンス状態にし、上記所定期間後
は上記電源電圧を供給するように制御する電源供給制御
回路とを具備することを特徴とする。
【0019】
【実施の形態】以下、図面を参照して本発明の実施の形
態を詳細に説明する。図1は、本発明の第1の実施の形
態に係る2ポート型のSRAMで使用される2ポート型
のSRAMセルの一例を示している。
態を詳細に説明する。図1は、本発明の第1の実施の形
態に係る2ポート型のSRAMで使用される2ポート型
のSRAMセルの一例を示している。
【0020】図1に示すSRAMセル1は、1つの記憶
回路部10の一対の記憶ノードNa、Nbに対応して2
系統のデータ転送回路部が接続されており、複数個のS
RAMセル1が行列状に配置されてメモリセルアレイを
構成している。
回路部10の一対の記憶ノードNa、Nbに対応して2
系統のデータ転送回路部が接続されており、複数個のS
RAMセル1が行列状に配置されてメモリセルアレイを
構成している。
【0021】上記記憶回路部10は、2つのMOSイン
バータ回路INV1、INV2の互いの入出力端が交差
接続されてなり、上記MOSインバータ回路INV1、
INV2はそれぞれ駆動用のNMOSトランジスタTN
と高抵抗負荷用の例えばPMOSトランジスタTPとか
らなるCMOSインバータ回路が用いられている。
バータ回路INV1、INV2の互いの入出力端が交差
接続されてなり、上記MOSインバータ回路INV1、
INV2はそれぞれ駆動用のNMOSトランジスタTN
と高抵抗負荷用の例えばPMOSトランジスタTPとか
らなるCMOSインバータ回路が用いられている。
【0022】そして、上記記憶回路部10には、複数の
SRAMセル1にそれぞれ高レベル側電源電圧Vccを供
給するための第1の電源線11および複数のSRAMセ
ル1にそれぞれ低レベル側電源電圧(接地電位Vss)を
供給するための第2の電源線(接地線)12がそれぞれ
接続されており、本例では接地線が接地電位Vssに固定
的に接続されている。
SRAMセル1にそれぞれ高レベル側電源電圧Vccを供
給するための第1の電源線11および複数のSRAMセ
ル1にそれぞれ低レベル側電源電圧(接地電位Vss)を
供給するための第2の電源線(接地線)12がそれぞれ
接続されており、本例では接地線が接地電位Vssに固定
的に接続されている。
【0023】即ち、上記記憶回路部10においては、一
対の駆動用のNMOSトランジスタTNの各一端(一対
の記憶ノードNa、Nb)と各ゲートとが交差接続され
ており、上記一対の駆動用のNMOSトランジスタTN
の各他端は接地線12に接続されている。そして、上記
一対の記憶ノードNa、Nbと第1の電源線11との間
にはそれぞれ高抵抗負荷用のPMOSトランジスタTP
が接続されている。
対の駆動用のNMOSトランジスタTNの各一端(一対
の記憶ノードNa、Nb)と各ゲートとが交差接続され
ており、上記一対の駆動用のNMOSトランジスタTN
の各他端は接地線12に接続されている。そして、上記
一対の記憶ノードNa、Nbと第1の電源線11との間
にはそれぞれ高抵抗負荷用のPMOSトランジスタTP
が接続されている。
【0024】前記2系統のデータ転送回路部のうちの第
1ポート用のデータ転送回路部は、記憶回路部10の一
対の記憶ノードNa、Nbと第1ポート用のビット線対
BL1、/BL1との間に接続されている第1、第2の
トランスファゲート用のNMOSトランジスタQ1、Q
2からなり、上記2個のトランスファゲート用トランジ
スタQ1、Q2の各ゲートに第1ポート用のワード線W
L1が共通に接続されている。
1ポート用のデータ転送回路部は、記憶回路部10の一
対の記憶ノードNa、Nbと第1ポート用のビット線対
BL1、/BL1との間に接続されている第1、第2の
トランスファゲート用のNMOSトランジスタQ1、Q
2からなり、上記2個のトランスファゲート用トランジ
スタQ1、Q2の各ゲートに第1ポート用のワード線W
L1が共通に接続されている。
【0025】上記と同様に、前記2系統のデータ転送回
路部のうちの第2ポート用のデータ転送回路部は、記憶
回路部10の一対の記憶ノードNa、Nbと第2ポート
用のビット線対BL2、/BL2との間に接続されてい
る第3、第4のトランスファゲート用のNMOSトラン
ジスタQ3、Q4からなり、上記2個のトランスファゲ
ート用トランジスタQ3、Q4の各ゲートに第2ポート
用のワード線WL2が接続されている。
路部のうちの第2ポート用のデータ転送回路部は、記憶
回路部10の一対の記憶ノードNa、Nbと第2ポート
用のビット線対BL2、/BL2との間に接続されてい
る第3、第4のトランスファゲート用のNMOSトラン
ジスタQ3、Q4からなり、上記2個のトランスファゲ
ート用トランジスタQ3、Q4の各ゲートに第2ポート
用のワード線WL2が接続されている。
【0026】換言すれば、SRAMセル1の各ポート別
の一対のデータ転送回路部の各他端に接続された複数ポ
ート用の複数対のビット線BLi、/BLi(i=1、
2、…)と、前記各ポート別の一対のデータ転送回路部
の制御端に共通に接続された複数ポート用のセル選択線
WLiとが設けられている。
の一対のデータ転送回路部の各他端に接続された複数ポ
ート用の複数対のビット線BLi、/BLi(i=1、
2、…)と、前記各ポート別の一対のデータ転送回路部
の制御端に共通に接続された複数ポート用のセル選択線
WLiとが設けられている。
【0027】さらに、SRAMセル1からのデータ読み
出し時には第1の電源線11に高レベル側電源電圧Vcc
を供給し、上記SRAMセル1に対するデータの書込み
に際してビット線対のデータが前記一対の記憶ノードN
a、Nbに書込まれるまで(換言すれば、一対の記憶ノ
ードNa、Nb間に例えば100〜500mV程度の電
位差が生じるまで)の所定期間は第1の電源線11に対
する電源電圧Vccの供給を禁止して第1の電源線11を
ハイインピーダンス状態にし、前記所定期間後(つま
り、前記ビット線対のデータが一対の記憶ノードNa、
Nbに書込まれた後)は電源電圧Vccを供給するように
制御するための電源供給制御回路13が設けられてい
る。
出し時には第1の電源線11に高レベル側電源電圧Vcc
を供給し、上記SRAMセル1に対するデータの書込み
に際してビット線対のデータが前記一対の記憶ノードN
a、Nbに書込まれるまで(換言すれば、一対の記憶ノ
ードNa、Nb間に例えば100〜500mV程度の電
位差が生じるまで)の所定期間は第1の電源線11に対
する電源電圧Vccの供給を禁止して第1の電源線11を
ハイインピーダンス状態にし、前記所定期間後(つま
り、前記ビット線対のデータが一対の記憶ノードNa、
Nbに書込まれた後)は電源電圧Vccを供給するように
制御するための電源供給制御回路13が設けられてい
る。
【0028】上記電源供給制御回路13の一例として
は、前記第1の電源線が複数のSRAMセル1に共通に
接続されている場合には、上記第1の電源線に直列に接
続され、前記所定期間はオフ状態に制御され、前記所定
期間後はオン状態に制御されるスイッチ回路(例えば制
御信号/φにより制御されるPMOSトランジスタTP
1)が用いられる。
は、前記第1の電源線が複数のSRAMセル1に共通に
接続されている場合には、上記第1の電源線に直列に接
続され、前記所定期間はオフ状態に制御され、前記所定
期間後はオン状態に制御されるスイッチ回路(例えば制
御信号/φにより制御されるPMOSトランジスタTP
1)が用いられる。
【0029】この場合、上記スイッチ回路用のPMOS
トランジスタTP1がオフ状態からオン状態に切り換え
られるタイミングの一例として、書き込みが行われるポ
ート用のワード線WL1あるいはWL2の電位が立ち下
がる(書き込みが行われるポート用のトランスファゲー
ト用NMOSトランジスタがオフ状態になる)タイミン
グと合わせるようにすれば、上記PMOSトランジスタ
TP1の制御信号/φのタイミングの設定が容易にな
る。
トランジスタTP1がオフ状態からオン状態に切り換え
られるタイミングの一例として、書き込みが行われるポ
ート用のワード線WL1あるいはWL2の電位が立ち下
がる(書き込みが行われるポート用のトランスファゲー
ト用NMOSトランジスタがオフ状態になる)タイミン
グと合わせるようにすれば、上記PMOSトランジスタ
TP1の制御信号/φのタイミングの設定が容易にな
る。
【0030】なお、前記第1ポート用のビット線対BL
1、/BL1および第2ポート用のビット線対BL2、
/BL2には、それぞれビット線プリチャージ・イコラ
イズ回路(図示せず)が接続されている。
1、/BL1および第2ポート用のビット線対BL2、
/BL2には、それぞれビット線プリチャージ・イコラ
イズ回路(図示せず)が接続されている。
【0031】上記構成においては、1つの記憶回路部1
0から2つのポートに同時にデータを読み出す場合にお
けるノイズによる保持データの破壊を防止するために必
要なメガネ特性を確保するために、データ転送回路部1
0の各トランスファゲート用のNMOSトランジスタQ
1〜Q4のサイズが極力小さく設定されており、そのg
mが十分低い値に設定されている。
0から2つのポートに同時にデータを読み出す場合にお
けるノイズによる保持データの破壊を防止するために必
要なメガネ特性を確保するために、データ転送回路部1
0の各トランスファゲート用のNMOSトランジスタQ
1〜Q4のサイズが極力小さく設定されており、そのg
mが十分低い値に設定されている。
【0032】即ち、記憶回路部10の第1の記憶ノード
Naに接続されている2つのトランスファゲート用NM
OSトランジスタ(第1、第3のNMOSトランジス
タ)Q1、Q3のgmの和は上記第1の記憶ノードNa
に出力端が接続されているインバータ回路INV2の駆
動用のNMOSトランジスタTNのgmより低く、記憶
回路部10の第2の記憶ノードNbに接続されている2
つのトランスファゲート用NMOSトランジスタ(第
2、第4のNMOSトランジスタ)Q2、Q4のgmの
和は上記第2の記憶ノードNbに出力端が接続されてい
るインバータ回路INV1の駆動用のNMOSトランジ
スタTNのgmより低く設定されている。
Naに接続されている2つのトランスファゲート用NM
OSトランジスタ(第1、第3のNMOSトランジス
タ)Q1、Q3のgmの和は上記第1の記憶ノードNa
に出力端が接続されているインバータ回路INV2の駆
動用のNMOSトランジスタTNのgmより低く、記憶
回路部10の第2の記憶ノードNbに接続されている2
つのトランスファゲート用NMOSトランジスタ(第
2、第4のNMOSトランジスタ)Q2、Q4のgmの
和は上記第2の記憶ノードNbに出力端が接続されてい
るインバータ回路INV1の駆動用のNMOSトランジ
スタTNのgmより低く設定されている。
【0033】この場合、上記各トランスファゲート用の
NMOSトランジスタQ1〜Q4のgmは、記憶回路部
10に通常通り電源電圧Vccが供給されている状態にお
いてビット線対からのデータの書込みが不可能な程度に
十分低く設定してもよいが、記憶回路部10からデータ
を読み出す際の読み出し速度が遅くなってアクセスタイ
ムに関する仕様を満たすことが不可能にならない程度に
低く設定することが望ましい。
NMOSトランジスタQ1〜Q4のgmは、記憶回路部
10に通常通り電源電圧Vccが供給されている状態にお
いてビット線対からのデータの書込みが不可能な程度に
十分低く設定してもよいが、記憶回路部10からデータ
を読み出す際の読み出し速度が遅くなってアクセスタイ
ムに関する仕様を満たすことが不可能にならない程度に
低く設定することが望ましい。
【0034】次に、図1に示したSRAMセル1に対す
るデータの読み出し/書込み動作の一例について図2を
参照しながら説明する。SRAMセル1からのデータの
読み出し時には、常に、第1の電源線11および第2の
電源線12にそれぞれ対応して高レベル側電源電圧Vcc
および低レベル側電源電圧Vssが供給されているので、
通常通りデータの読み出しが行われる。
るデータの読み出し/書込み動作の一例について図2を
参照しながら説明する。SRAMセル1からのデータの
読み出し時には、常に、第1の電源線11および第2の
電源線12にそれぞれ対応して高レベル側電源電圧Vcc
および低レベル側電源電圧Vssが供給されているので、
通常通りデータの読み出しが行われる。
【0035】SRAMセル1に対するデータの書込みに
際しては、従来とは異なり、電源供給制御回路13によ
り、例えば図2に示すように、ビット線対のデータが書
込まれるまでの期間は第1の電源線11に対する電源電
圧Vccの供給を禁止してハイインピーダンス状態にし、
上記ビット線対のデータが書込まれた後は上記電源電圧
Vccを供給するように制御する。なお、図2中には、ビ
ット線対のうちの高レベル側のビット線(例えばBL
1)の電位がデータの書込みに伴って放電により低下す
る様子を示している。
際しては、従来とは異なり、電源供給制御回路13によ
り、例えば図2に示すように、ビット線対のデータが書
込まれるまでの期間は第1の電源線11に対する電源電
圧Vccの供給を禁止してハイインピーダンス状態にし、
上記ビット線対のデータが書込まれた後は上記電源電圧
Vccを供給するように制御する。なお、図2中には、ビ
ット線対のうちの高レベル側のビット線(例えばBL
1)の電位がデータの書込みに伴って放電により低下す
る様子を示している。
【0036】上記したように第1の電源線11をハイイ
ンピーダンス状態にしている期間は一対の記憶ノードN
a、Nbに対する電源電圧Vccの供給がなく、トランス
ファゲート用のNMOSトランジスタ(Q1、Q2)あ
るいは(Q3、Q4)を介してビット線対からのデータ
を一対の記憶ノードNa、Nbに書き込むことが容易に
なるので、前記したようにデータ転送回路部のトランス
ファゲート用のNMOSトランジスタのgmがメガネ特
性を確保するために十分低い値のトランスファゲート用
のNMOSトランジスタ(Q1、Q2)あるいは(Q
3、Q4)を介してデータを書き込むことが可能であ
る。
ンピーダンス状態にしている期間は一対の記憶ノードN
a、Nbに対する電源電圧Vccの供給がなく、トランス
ファゲート用のNMOSトランジスタ(Q1、Q2)あ
るいは(Q3、Q4)を介してビット線対からのデータ
を一対の記憶ノードNa、Nbに書き込むことが容易に
なるので、前記したようにデータ転送回路部のトランス
ファゲート用のNMOSトランジスタのgmがメガネ特
性を確保するために十分低い値のトランスファゲート用
のNMOSトランジスタ(Q1、Q2)あるいは(Q
3、Q4)を介してデータを書き込むことが可能であ
る。
【0037】上記ビット線対のデータが書込まれた後
は、記憶回路部10の一方のPMOSトランジスタTP
を介して記憶ノードNaあるいはNbに電源電圧Vccが
供給されるので、データを安定に保持することが可能で
ある。
は、記憶回路部10の一方のPMOSトランジスタTP
を介して記憶ノードNaあるいはNbに電源電圧Vccが
供給されるので、データを安定に保持することが可能で
ある。
【0038】即ち、上記実施の形態によれば、データ転
送回路部のトランスファゲート用のNMOSトランジス
タQ1〜Q4のgmがメガネ特性を確保するために十分
低い値に設定されていてもそれを介してデータを容易に
書き込むことが可能であるので、ポート数を容易に増や
すことが可能になる。これに対して、上記トランスファ
ゲート用のNMOSトランジスタQ1〜Q4のgmが高
過ぎると、データ読み出し時に保持データが破壊される
おそれがあるので、SRAMセル1の能力によってポー
ト数が限定される。
送回路部のトランスファゲート用のNMOSトランジス
タQ1〜Q4のgmがメガネ特性を確保するために十分
低い値に設定されていてもそれを介してデータを容易に
書き込むことが可能であるので、ポート数を容易に増や
すことが可能になる。これに対して、上記トランスファ
ゲート用のNMOSトランジスタQ1〜Q4のgmが高
過ぎると、データ読み出し時に保持データが破壊される
おそれがあるので、SRAMセル1の能力によってポー
ト数が限定される。
【0039】図3は、図1のSRAMセル1と電源線と
の接続の変形例を示している。図3に示す構成は、図1
に示した構成と比べて、(1)第1の電源線11が電源
電圧Vccに固定的に接続されている点、(2)電源供給
制御回路13aは、SRAMセル1からのデータ読み出
し時には接地線12に接地電位を供給し、SRAMセル
1に対するデータの書込みに際してビット線対のデータ
が書込まれるまでの期間は接地線12に対する接地電位
Vssの供給を禁止して接地線12をハイインピーダンス
状態にし、上記ビット線対のデータが書込まれた後は接
地電位Vssを供給するように制御する点が異なり、その
他は同じであるので図1中と同一部分には同一符号を付
している。
の接続の変形例を示している。図3に示す構成は、図1
に示した構成と比べて、(1)第1の電源線11が電源
電圧Vccに固定的に接続されている点、(2)電源供給
制御回路13aは、SRAMセル1からのデータ読み出
し時には接地線12に接地電位を供給し、SRAMセル
1に対するデータの書込みに際してビット線対のデータ
が書込まれるまでの期間は接地線12に対する接地電位
Vssの供給を禁止して接地線12をハイインピーダンス
状態にし、上記ビット線対のデータが書込まれた後は接
地電位Vssを供給するように制御する点が異なり、その
他は同じであるので図1中と同一部分には同一符号を付
している。
【0040】上記電源供給制御回路13aの一例として
は、前記第2の電源線(接地線12)が複数のSRAM
セル1に共通に接続されている場合には、上記接地線1
2に直列に接続され、前記所定期間はオフ状態に制御さ
れ、前記所定期間後はオン状態に制御されるスイッチ回
路(例えば制御信号φにより制御されるNMOSトラン
ジスタTN1)が用いられる。
は、前記第2の電源線(接地線12)が複数のSRAM
セル1に共通に接続されている場合には、上記接地線1
2に直列に接続され、前記所定期間はオフ状態に制御さ
れ、前記所定期間後はオン状態に制御されるスイッチ回
路(例えば制御信号φにより制御されるNMOSトラン
ジスタTN1)が用いられる。
【0041】上記図3のSRAMセル1からのデータの
読み出し動作は、前記した図1のSRAMセル1からの
データの読み出し動作と同様に行われ、図3のSRAM
セル1に対するデータの書込み動作は、前記した図1の
SRAMセル1に対するデータの書込み動作に準じて行
われ、前述したと同様の効果が得られる。
読み出し動作は、前記した図1のSRAMセル1からの
データの読み出し動作と同様に行われ、図3のSRAM
セル1に対するデータの書込み動作は、前記した図1の
SRAMセル1に対するデータの書込み動作に準じて行
われ、前述したと同様の効果が得られる。
【0042】図4は、図1のSRAMセル1と第1の電
源線との接続の変形例を示している。図4に示す構成
は、図1の構成と比べて、第1の電源線11と記憶回路
部10の高レベル側電源ノード(PMOSトランジスタ
TPのソース共通接続ノード)との間にスイッチ用のP
MOSトランジスタTP1のソース・ドレイン間が挿入
され、上記スイッチ用のPMOSトランジスタTP1の
ゲートに制御信号/φが供給されている点が異なり、そ
の他は同じであるので図1中と同一部分には同一符号を
付している。
源線との接続の変形例を示している。図4に示す構成
は、図1の構成と比べて、第1の電源線11と記憶回路
部10の高レベル側電源ノード(PMOSトランジスタ
TPのソース共通接続ノード)との間にスイッチ用のP
MOSトランジスタTP1のソース・ドレイン間が挿入
され、上記スイッチ用のPMOSトランジスタTP1の
ゲートに制御信号/φが供給されている点が異なり、そ
の他は同じであるので図1中と同一部分には同一符号を
付している。
【0043】上記図4の構成において、SRAMセル1
からのデータの読み出し時には、常に、スイッチ用のP
MOSトランジスタTP1がオン状態に制御される。そ
して、SRAMセル1に対するデータの書込みに際して
は、ビット線対のデータが書込まれるまでの期間はスイ
ッチ用のPMOSトランジスタTP1がオフ状態に制御
されることにより記憶回路部10の高レベル側電源ノー
ドがハイインピーダンス状態に制御される。そして、ビ
ット線対のデータが書込まれた後は、スイッチ用のPM
OSトランジスタTP1がオン状態に制御される。
からのデータの読み出し時には、常に、スイッチ用のP
MOSトランジスタTP1がオン状態に制御される。そ
して、SRAMセル1に対するデータの書込みに際して
は、ビット線対のデータが書込まれるまでの期間はスイ
ッチ用のPMOSトランジスタTP1がオフ状態に制御
されることにより記憶回路部10の高レベル側電源ノー
ドがハイインピーダンス状態に制御される。そして、ビ
ット線対のデータが書込まれた後は、スイッチ用のPM
OSトランジスタTP1がオン状態に制御される。
【0044】このような制御により、前記した図1のS
RAMセル1に対するデータの読み出し/書込み動作と
同様の動作が行われ、前述したと同様の効果が得られる
だけでなく、高レベル側電源電圧供給ノードとSRAM
セル1との間にスイッチ用のPMOSトランジスタTP
1が存在するので、セルアレイ内で隣接するSRAMセ
ル間の干渉を防止されるという利点がある。
RAMセル1に対するデータの読み出し/書込み動作と
同様の動作が行われ、前述したと同様の効果が得られる
だけでなく、高レベル側電源電圧供給ノードとSRAM
セル1との間にスイッチ用のPMOSトランジスタTP
1が存在するので、セルアレイ内で隣接するSRAMセ
ル間の干渉を防止されるという利点がある。
【0045】図5は、図3のSRAMセル1と接地線と
の接続の変形例を示している。図5に示す構成は、図3
の構成と比べて、接地線12と記憶回路部10の接地側
電源ノード(駆動用NMOSトランジスタTNのソース
共通接続ノード)との間にスイッチ用のNMOSトラン
ジスタTN1のドレイン・ソース間が挿入され、上記ス
イッチ用のNMOSトランジスタTN1のゲートに制御
信号φが供給されている点が異なり、その他は同じであ
るので図3中と同一部分には同一符号を付している。
の接続の変形例を示している。図5に示す構成は、図3
の構成と比べて、接地線12と記憶回路部10の接地側
電源ノード(駆動用NMOSトランジスタTNのソース
共通接続ノード)との間にスイッチ用のNMOSトラン
ジスタTN1のドレイン・ソース間が挿入され、上記ス
イッチ用のNMOSトランジスタTN1のゲートに制御
信号φが供給されている点が異なり、その他は同じであ
るので図3中と同一部分には同一符号を付している。
【0046】上記図5の構成において、SRAMセル1
からのデータの読み出し時には、常に、スイッチ用のN
MOSトランジスタTN1がオン状態に制御される。そ
して、SRAMセル1に対するデータの書込みに際して
は、ビット線対のデータが書込まれるまでの期間はスイ
ッチ用のNMOSトランジスタTN1がオフ状態に制御
されることにより記憶回路部10の接地ノードがハイイ
ンピーダンス状態に制御される。そして、ビット線対の
データが書込まれた後は、スイッチ用のNMOSトラン
ジスタTN1がオン状態に制御される。
からのデータの読み出し時には、常に、スイッチ用のN
MOSトランジスタTN1がオン状態に制御される。そ
して、SRAMセル1に対するデータの書込みに際して
は、ビット線対のデータが書込まれるまでの期間はスイ
ッチ用のNMOSトランジスタTN1がオフ状態に制御
されることにより記憶回路部10の接地ノードがハイイ
ンピーダンス状態に制御される。そして、ビット線対の
データが書込まれた後は、スイッチ用のNMOSトラン
ジスタTN1がオン状態に制御される。
【0047】このような制御により、前記した図3のS
RAMセル1に対するデータの読み出し/書込み動作と
同様の動作が行われ、前述したと同様の効果が得られる
だけでなく、接地ノードとSRAMセル1との間にスイ
ッチ用のNMOSトランジスタTN1が存在するので、
セルアレイ内で隣接するSRAMセル間の干渉を防止さ
れるという利点がある。
RAMセル1に対するデータの読み出し/書込み動作と
同様の動作が行われ、前述したと同様の効果が得られる
だけでなく、接地ノードとSRAMセル1との間にスイ
ッチ用のNMOSトランジスタTN1が存在するので、
セルアレイ内で隣接するSRAMセル間の干渉を防止さ
れるという利点がある。
【0048】
【発明の効果】上述したように本発明によれば、マルチ
ポート型のSRAMセルのデータ保持特性の対称性とし
てメガネ特性を確保しつつ、データ書込み特性の容易性
を向上し得るマルチポート型のSRAMを提供すること
ができる。
ポート型のSRAMセルのデータ保持特性の対称性とし
てメガネ特性を確保しつつ、データ書込み特性の容易性
を向上し得るマルチポート型のSRAMを提供すること
ができる。
【図1】本発明の第1の実施の形態に係る2ポート型の
SRAMで使用される2ポート型のSRAMセルの一例
を示す図。
SRAMで使用される2ポート型のSRAMセルの一例
を示す図。
【図2】図1中のSRAMセルに対するデータの読み出
し/書込み動作の一例を示す波形図。
し/書込み動作の一例を示す波形図。
【図3】図1のSRAMセルと電源線との接続の変形例
を示す回路図。
を示す回路図。
【図4】図1のSRAMセルと第1の電源線との接続の
変形例を示す回路図。
変形例を示す回路図。
【図5】図3のSRAMセルと接地線との接続の変形例
を示す回路図。
を示す回路図。
【図6】1ポート用のSRAMセルを示す回路図。
【図7】図6のSRAMセルの一対の記憶ノードのデー
タ保持特性の対称性(メガネ特性)を示す特性図。
タ保持特性の対称性(メガネ特性)を示す特性図。
【図8】従来の2ポート型のSRAMセルを示す回路
図。
図。
10…記憶回路部、 11…第1の電源線、 12…第2の電源線(接地線)、 13、13a…電源供給制御回路、 Na、Nb…記憶ノード、 INV1、INV2…MOSインバータ回路、 Q1〜Q4…トランスファゲート用のNMOSトランジ
スタ、 BL1、/BL1…第1のビット線対、 WL1…第1のワード線、 BL2、/BL2…第2のビット線対、 WL2…第2のワード線、 TP1…スイッチ用のPMOSトランジスタ、 TN1…スイッチ用のNMOSトランジスタ。
スタ、 BL1、/BL1…第1のビット線対、 WL1…第1のワード線、 BL2、/BL2…第2のビット線対、 WL2…第2のワード線、 TP1…スイッチ用のPMOSトランジスタ、 TN1…スイッチ用のNMOSトランジスタ。
Claims (7)
- 【請求項1】 2つのMOSインバータ回路の互いの入
出力端が交差接続されてなる1つの記憶回路部および前
記記憶回路部の一対の記憶ノードにそれぞれ複数個のト
ランスファゲート用トランジスタの各一端が接続されて
なる複数ポート用の複数対のデータ転送回路部を備えた
マルチポート型のスタティック型のメモリセルと、 前記各ポート別の一対のデータ転送回路部の各他端に接
続された複数ポート用の複数対のビット線と、 前記各ポート別の一対のデータ転送回路部の制御端に共
通に接続された複数ポート用のセル選択線と、 前記スタティック型メモリセルの記憶回路部にそれぞれ
接続され、それぞれ対応して高レベル側電源電圧を供給
する第1の電源線および低レベル側電源電圧を供給する
第2の電源線と、 前記スタティック型メモリセルからのデータ読み出し時
には前記第1の電源線および第2の電源線にそれぞれ対
応して高レベル側電源電圧および低レベル側電源電圧を
供給し、前記スタティック型メモリセルに対するデータ
の書込みに際して前記ビット線対のデータが前記一対の
記憶ノードに書込まれるまでの所定期間は前記第1の電
源線または第2の電源線に対する電源電圧の供給を禁止
してハイインピーダンス状態にする電源供給制御回路と
を具備することを特徴とするスタティック型メモリ。 - 【請求項2】 請求項1記載のスタティック型メモリに
おいて、 前記記憶回路部の第1の記憶ノードに接続されている複
数のトランスファゲート用トランジスタのgmの和は、
前記第1の記憶ノードに出力端が接続されている前記記
憶回路部のMOSインバータ回路の駆動用トランジスタ
のgmより低く、前記記憶回路部の第2の記憶ノードに
接続されている複数のトランスファゲート用トランジス
タのgmの和は、前記第2の記憶ノードに出力端が接続
されている前記記憶回路部のMOSインバータ回路の駆
動用トランジスタのgmより低いことを特徴とするスタ
ティック型メモリ。 - 【請求項3】 請求項1記載のスタティック型メモリに
おいて、 前記第1の電源線および第2の電源線は、それぞれ複数
のスタティック型メモリセルに共通に接続されており、 前記電源供給制御回路は、第1の電源線あるいは第2の
電源線に直列に接続され、前記所定期間はオフ状態に制
御され、前記所定期間後はオン状態に制御されることを
特徴とするスタティック型メモリ。 - 【請求項4】 請求項1記載のスタティック型メモリに
おいて、 前記電源供給制御回路は、前記第1の電源線と前記スタ
ティック型メモリセルの記憶回路部の高レベル側電源ノ
ードとの間にスイッチ用のPMOSトランジスタのソー
ス・ドレイン間が挿入され、前記PMOSトランジスタ
のゲートに制御信号が供給されることを特徴とするスタ
ティック型メモリ。 - 【請求項5】 請求項1記載のスタティック型メモリに
おいて、 前記電源供給制御回路は、前記第2の電源線と前記スタ
ティック型メモリセルの記憶回路部の接地側電源ノード
とノードとの間にスイッチ用のNMOSトランジスタの
ドレイン・ソース間が挿入され、前記NMOSトランジ
スタのゲートに制御信号が供給されることを特徴とする
スタティック型メモリ。 - 【請求項6】 請求項1乃至5のいずれか1項に記載の
スタティック型メモリにおいて、 前記電源供給制御回路は、前記スタティック型メモリセ
ルに対するデータの書込みに際して、前記セル選択線の
選択信号がオフ状態になるまで前記第1の電源線または
第2の電源線をハイインピーダンス状態に設定すること
を特徴とするスタティック型メモリ。 - 【請求項7】 2つのMOSインバータ回路の互いの入
出力端が交差接続されてなる1つの記憶回路部と、 前記記憶回路部の一対の記憶ノードにそれぞれ複数個の
トランスファゲート用トランジスタの各一端が接続され
てなる複数対のデータ転送回路部と、 前記複数対のデータ転送回路部の各他端にそれぞれ対応
して接続された複数対のビット線と、 前記複数対のデータ転送回路部の制御端にそれぞれ対応
して接続された複数のセル選択線と、 前記記憶回路部にそれぞれ接続され、高レベル側電源電
圧を供給する第1の電源線および低レベル側電源電圧を
供給する第2の電源線と、 前記記憶回路部からのデータ読み出し時には、前記第1
の電源線に高レベル側電源電圧を供給するとともに前記
第2の電源線に高レベル側電源電圧および低レベル側電
源電圧を供給し、前記記憶回路部に対するデータの書込
みに際して前記ビット線対のデータが前記一対の記憶ノ
ードに書込まれるまでの所定期間は前記第1の電源線ま
たは第2の電源線に対する電源電圧の供給を禁止してハ
イインピーダンス状態にする電源供給制御回路とを具備
することを特徴とするスタティック型メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7190457A JPH0945081A (ja) | 1995-07-26 | 1995-07-26 | スタティック型メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7190457A JPH0945081A (ja) | 1995-07-26 | 1995-07-26 | スタティック型メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0945081A true JPH0945081A (ja) | 1997-02-14 |
Family
ID=16258443
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7190457A Pending JPH0945081A (ja) | 1995-07-26 | 1995-07-26 | スタティック型メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0945081A (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1995
- 1995-07-26 JP JP7190457A patent/JPH0945081A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020219 |