WO2006083034A1 - 半導体記憶装置及びその駆動方法 - Google Patents

半導体記憶装置及びその駆動方法 Download PDF

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WO2006083034A1
WO2006083034A1 PCT/JP2006/302304 JP2006302304W WO2006083034A1 WO 2006083034 A1 WO2006083034 A1 WO 2006083034A1 JP 2006302304 W JP2006302304 W JP 2006302304W WO 2006083034 A1 WO2006083034 A1 WO 2006083034A1
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Koichi Takeda
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Nec Corporation
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    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device including a memory cell including seven transistors and operating at an ultrahigh speed and an ultralow voltage and a driving method thereof.
  • Recent semiconductor devices have become larger and faster, and many functions have been incorporated and systematized. These semiconductor devices are miniaturized to increase the scale and speed, thereby reducing the power supply voltage and improving the operating speed.
  • various function blocks including CPU and various storage devices are installed.
  • the memory devices embedded in these systems LSI are required to operate at a low power supply voltage.
  • a static random access memory hereinafter abbreviated as SRAM
  • SRAM static random access memory
  • FIGS. Figure 1 shows a conventional SRAM memory cell consisting of six transistors (hereinafter referred to as an SRAM cell).
  • an SRAM cell When the word line WL is at a low potential, two CMOS (Complera- entary Metal Oxide Semiconductor) inverters can hold the data and stably hold data. That is, one CMOS inverter takes the storage node V 1 as an input and outputs inverted data of the data stored in the storage node V 1 to the storage node V 2. The other CMOS inverter receives the storage node V 2 as an input and outputs inverted data of the data stored in the storage node V 2 to the storage node V 1.
  • CMOS Complera- entary Metal Oxide Semiconductor
  • the conventional SRAM cell has a problem that the stored data is destroyed when a read operation is performed at a low power supply voltage. Describes the destruction of stored data during a read operation.
  • the memory line WL becomes high level, the access transistors N 3 and N 4 become conductive, and the storage nodes V 1 and V 2 are connected to the bit lines B LT and B LN, respectively, and try to change to the bit line level. .
  • the storage node V 1 is stored at the low level, the storage node VI is slightly increased by the bit line BLT, but the drive transistor N 1 is in the ON state, and the potential is lowered.
  • the drive transistor N2 is turned on, the level of the storage node V2 is lowered, and the on-current of the drive transistor N1 is reduced.
  • the memory node V 1 further rises and the stored data is destroyed.
  • SNM static noise margin
  • Non-Patent Document 2 a SRAM cell composed of eight transistors with a read-only port added to a SRAM cell consisting of six transistors is shown. In this configuration, the stored data is not destroyed at the time of reading, but there are problems that the number of transistors is 8 and the cell area increases due to the increase in signal lines. Disclosure of the invention
  • the conventional SRAM cell composed of six transistors has the problem that its SNM becomes smaller and becomes unstable due to its miniaturization and lower voltage.
  • the SRA cell disclosed in Non-Patent Document 2 the memory data at the time of reading is not destroyed, but the problem is that the number of transistors is 8 and the cell area increases due to the increase in signal lines. There is.
  • the present invention has been made to remedy the above-described problems, and realizes a memory cell capable of preventing destruction of stored data at the time of a read operation with a minimum number of transistors, and further, destroys data at the time of reading. It is intended to improve the stable operation against, reduce leakage current, and expand the operation margin at the time of writing.
  • An object of the present invention is to provide a memory cell capable of ultra-high-speed operation or ultra-low voltage operation without destroying stored data at the time of a read operation, capable of stable operation, and having a small leakage current, and a semiconductor memory including the same To provide an apparatus.
  • the semiconductor memory device includes a memory cell.
  • Memory cell First and second inverter circuits connected in a loop to form first and second data storage nodes; first and second access units for accessing the first and second data storage nodes, respectively; A holding control unit connected in series to the drive transistor of the second inverter circuit.
  • the memory cell switches the low power supply potential of at least one of the first and second inverter circuits.
  • the memory cell has means for switching the low power supply potential of the first inverter circuit.
  • the memory cell has the low power supply potential of the first inverter circuit provided by the low potential switching portion provided between the low power supply potential of the first inverter circuit and the ground potential. Switch.
  • the low potential switching unit sets the low power supply potential to the floating state when writing the memory cell.
  • the low potential switching unit sets the low power supply potential to a low potential higher than the ground potential when writing to the memory cell, and sets the low power supply potential when reading the memory cell and holding data. Set to ground potential.
  • the low-potential switching unit is realized by a transistor that is connected between the low power supply potential and the ground potential of the first inverter circuit and that receives an inverted write signal in the gate electrode.
  • the low potential switching unit is connected between the low power supply potential and the ground potential of the first inverter circuit, and the first transistor having the gate electrode connected to the high power supply potential.
  • a second transistor connected between the low power source potential and the high power source of the first inverter circuit, and the potential, and an inverted write signal is input to the gate electrode.
  • the low potential switching unit is connected between the low power supply potential and the ground potential of the first inverter circuit, and the first transistor having the gate electrode connected to the high power supply potential.
  • a second transistor connected between the low power supply potential and the high power supply potential of the first inverter circuit and receiving a write signal input to the gate electrode.
  • the memory cell may have means for switching the low power supply potential of the first and second inverter circuits.
  • the memory cell includes the first and second inverters by the low potential switching section provided between the low power supply potential and the ground potential of the first and second inverter circuits. Switches the low power supply potential of the circuit.
  • the low potential switching unit sets the low power supply potential to the ground potential when reading / writing the memory cell, and sets the low power supply potential to a low potential higher than the ground potential when holding data.
  • the low potential switching unit sets the low power supply potential to the ground potential at the time of reading the memory cell, and sets the low power supply potential to a low potential higher than the ground potential at the time of memory cell write / data retention.
  • the low potential switching unit is connected between the low power supply potential and the ground potential of the first and second inverter circuits, and the first electrode having the gate electrode connected to the precharge signal. It consists of a transistor and a second transistor whose gate electrode is connected to a low power supply potential.
  • the low potential switching unit is connected between the low power supply potential and the ground potential of the first and second inverter circuits, and the gate electrode is connected to the read enable signal.
  • a second transistor having a gate electrode connected to a low power supply potential.
  • the low potential switching unit is connected between the low power supply potential and the ground potential of the first and second inverter circuits, and the first electrode having the gate electrode connected to the precharge signal.
  • the third transistor may be connected to the third transistor.
  • the low potential switching unit is connected between the low power supply potential and the ground potential of the first and second inverter circuits, and the first electrode having the gate electrode connected to the precharge signal.
  • the transistor, the second transistor with the gate electrode connected to the low power supply potential, and the first and second inverter circuits are connected between the low power supply potential and the high power supply potential. It may be composed of a connected third transistor.
  • the memory cell includes first and second inverter circuits that are connected in a loop to form first and second data storage nodes, and first and second First and second access units for accessing the respective data storage nodes, and a holding control unit connected in series to the drive transistors of the second inverter circuit.
  • the memory cell has means for switching the high potentials of the first and second inverter circuits.
  • the means for switching the high potential is a high potential switching section provided between the high power supply potential and the power supply.
  • the high potential switching unit sets the high power supply potential of the first and second inverter circuits to a floating state when writing to the memory cell.
  • the memory cell further includes the first and second inverters by the low potential switching unit provided between the low power supply potential and the ground potential of the first and second inverter circuits. Switches the low power supply potential of the circuit.
  • the high potential switching section is connected between the high power supply potential of the first and second inverter circuits and the power supply, and the gate electrode is connected to the write enable signal. And the first transistor.
  • the first and second inverter circuits are connected in a loop to form the first and second data storage nodes.
  • the memory cell is controlled by a control signal whose pulse width is the time required for reading the replica memory cell.
  • the retention control unit makes the drive transistor of the second inverter circuit non-conductive by the control signal.
  • the read word line signal is generated by the control signal, and the activation pulse width of the read word line signal is the same as the pulse width of the control signal.
  • the memory cell includes first and second inverter circuits connected in a loop to form first and second data storage nodes, and first and second First and second access units for accessing the respective data storage nodes, and a holding control transistor connected in series to the drive transistor of the second inverter circuit.
  • the leakage current is increased by setting the low potential input to the holding control transistor or the second access portion to a potential higher than the ground potential.
  • a semiconductor memory device comprising: a memory cell array comprising seven transistors, wherein a plurality of memory cells laid out in an L-shaped region are laid out in a mirror inversion manner. Including.
  • the semiconductor memory device is characterized in that an element constituting the low potential switching unit or the high potential switching unit is laid out in the central space of the memory cell array.
  • the memory cell includes first and second inverter circuits connected in a loop to form first and second data storage nodes; And first and second access sections that respectively access the second data storage node, a first transistor connected in series to a drive transistor of the second inverter circuit, and a replica memory cell. Multiple replica memory cells may be used.
  • a method for driving a semiconductor memory device including a memory cell includes first and second inverter circuits connected in a loop to form first and second data storage nodes, and first and second access to the first and second data storage nodes, respectively. And the first transistor connected in series to the drive transistor of the second inverter circuit. Depending on the sum of the off-leakage current of the second access transistor and the off-leakage current of the drive transistor of the second inverter circuit, and the off-leakage current of the load transistor of the second inverter circuit, The off time of the first transistor is controlled.
  • the memory cell includes first and second inverter circuits connected in a loop to form first and second data storage nodes, and First and second access transistors for accessing the first and second data storage nodes, respectively, and a first transistor connected in series to the drive transistor of the second inverter circuit.
  • the leakage current of the second access transistor or the leakage current of the drive transistor of the second inverter circuit is controlled.
  • the memory cell includes first and second inverter circuits that are loop-connected to form first and second data storage nodes, and And first and second access transistors for accessing the second data storage node, respectively, and a first transistor connected in series to the drive transistor of the second inverter circuit.
  • the memory cell further includes a second transistor in which an inverted write signal is input to the gate electrode between the low power supply potential and the ground potential of the first inverter circuit.
  • the first and second inverter circuits connected in a loop to form the first and second data storage nodes, and the first and second data storage nodes
  • a method of driving a semiconductor memory device including a memory cell having first and second access sections to be accessed and a first transistor connected directly to a drive transistor of a second inverter circuit Provided.
  • the memory cell switches the low power supply potential of at least one of the first and second inverter circuits when writing to the memory cell.
  • the memory cell causes the low power supply potential of the first inverter circuit to be in a floating state when the memory cell is written.
  • the memory cell includes first and second inverter circuits that are connected in a loop to form the first and second data storage nodes. And a first access unit for accessing the second data storage node, and a holding control unit connected in series to the drive transistor of the second inverter circuit.
  • the memory cell has the first and second inputs.
  • the low power supply potential of the barter circuit is set to the ground potential when reading / writing memory cells, and is set to a low potential higher than the ground potential when holding data.
  • the memory cell in the semiconductor memory device includes first and second inverter circuits that are connected in a loop to form first and second storage nodes, and first and second storage nodes that access the first and second storage nodes, respectively. 1 and a second access unit, and a holding control unit connected in series to the drive transistor of the second inverter circuit.
  • the memory cell has a configuration in which the low power supply potential is switched by the low potential switching unit provided between the low power supply potential of the first inverter circuit or the first and second inverter circuits and the ground potential. Leakage current can be reduced and the write margin can be increased.
  • the read margin of the replica memory cell is used as a pulse width to control the off period and the read activation period of the holding control unit, so that the read margin can be expanded.
  • the low potential of the write-in line signal or the inverted node line signal is set to a voltage slightly higher than the ground potential at the time of reading, it is possible to prevent the stored data from being destroyed at the time of reading and to increase the read margin.
  • the memory cell element composed of seven transistors is laid out in the L-shaped region, and the memory cell array is mirror-inverted.
  • a highly integrated semiconductor memory device can be obtained by laying out the elements constituting the potential switching portion.
  • FIG. 1 is a circuit diagram of a conventional SRAM cell composed of six transistors.
  • FIG. 2 is a diagram showing a butterfly curve in a conventional SRAM cell composed of six transistors.
  • Figure 3 shows the S NM chain in a conventional SRAM cell consisting of six transistors. It is a figure which shows channel dependence.
  • FIG. 4 is a block diagram of a conventional SRAM cell consisting of eight transistors.
  • FIG. 5 is a circuit diagram of an SRAM cell comprising seven transistors according to the present invention.
  • FIGS. 6A to 6D are diagrams showing read and write operation waveforms in the SRAM cell shown in FIG.
  • FIG. 7A and 7B are diagrams for explaining the read state in the SRAM cell shown in FIG. 5.
  • FIG. 7A shows stored data “0”
  • FIG. 7B shows stored data “1”. Represent.
  • 8A and 8B are diagrams showing butterfly curves depending on the magnitude of the leakage current in the SRAM cell shown in FIG.
  • FIG. 9 is a diagram for explaining the flow between signal blocks in the first embodiment of the present invention.
  • FIG. 10 is a diagram showing a circuit configuration of the replica block in the first embodiment.
  • FIG. 11 is a diagram showing operation waveforms of the SRAM cell and the replica block in the present invention.
  • FIG. 12 is a diagram showing operation waveforms at the time of reading using the SRAM cell replica block according to the present invention.
  • FIG. 13 is a replica block diagram in which replica circuits according to the present invention are multiplexed.
  • FIG. 14A and FIG. 14B are diagrams for explaining the flow between signal blocks in the second embodiment of the present invention.
  • FIGS. 15 to 15C are diagrams for explaining the main word driver output circuit according to the second embodiment.
  • FIG. 15A shows the circuit of the output stage
  • FIG. 15B shows the operation waveform
  • FIG. C represents a low potential generating circuit.
  • FIGS. 16A and 16B are diagrams showing a memory block configuration (FIG. 16A) and a sub-word driver circuit (FIG. 16B) in the third embodiment of the present invention.
  • FIG. 17A and FIG. 17B are the write lead line signals in the third embodiment of the present invention.
  • Fig. 17 is a diagram showing a generation circuit (Fig. 17A) and an operation waveform during read / write (Fig. 17B).
  • FIG. 18A to 18C are a WPB generation circuit (FIG. 18A), a principle diagram (FIG. 18B), and an operation waveform diagram (FIG. 18C) in the fourth embodiment of the present invention.
  • FIG. 19A and FIG. 19B are a circuit diagram (FIG. 19A) and an operation waveform diagram (FIG. 19B) of the SRAM cell and the low potential switching unit in the fifth embodiment of the present invention.
  • FIG. 20A and FIG. 2 OB are a circuit diagram (FIG. 20A) and an operation waveform diagram (FIG. 20B) of the SRAM cell and the low potential switching unit (first example) in the sixth embodiment of the present invention.
  • FIG. 21A and FIG. 2 IB are a circuit diagram (FIG. 21A) and an operation waveform diagram (FIG. 21 B) of the SRAM cell and low potential switching unit (second example) in the sixth embodiment of the present invention.
  • 22A and 22B are a circuit diagram (FIG. 22A) and an operation waveform diagram (FIG. 22B) of the SRAM cell and the low potential switching unit (third example) in the sixth embodiment of the present invention.
  • FIG. 23A and FIG. 23B are a circuit diagram (FIG. 23A) and an operation waveform diagram (FIG. 23B) of the SRAM cell and the low potential switching unit in the seventh embodiment of the present invention.
  • FIGS. 24A and 24B ′ are a circuit diagram (FIG. 24A) and an operation waveform diagram (FIG. 24B) of the SRAM cell and the low potential switching unit (first example) in the eighth embodiment of the present invention.
  • FIG. 25A and FIG. 25B are a circuit diagram (FIG. 25A) and an operation waveform diagram (FIG. 25B) of the SRAM cell and low-potential switching unit (second example) in the eighth embodiment of the present invention.
  • FIGS. 26A and 26B are a circuit diagram (FIG. 26A) and an operation waveform diagram (FIG. 26B) of the SRAM cell and the high potential switching unit in the ninth embodiment of the present invention.
  • FIG. 27A and 27B are a circuit diagram (FIG. 27A :) and an operation waveform diagram (FIG. 27B) of the SRAM cell, the high potential switching unit, and the low potential switching unit in the 10th embodiment of the present invention. .
  • FIG. 28A and FIG. 28B are a diagram (FIG. 28A) showing the layout of the low potential switching portion in the first embodiment of the present invention (FIG. 28A) and a diagram (FIG. 28B) showing the layout of the memory cell array.
  • FIG. 29A and FIG. 29.B are diagrams (FIG. 29A) showing the layout of the high-potential switching unit in the first embodiment of the present invention (FIG. 29A). Best Mode for Carrying Out the Invention:
  • FIG. 5 is a diagram showing a circuit configuration of an SRAM cell according to the present invention composed of seven transistors.
  • 6A to 6D are diagrams showing operation waveforms at the time of reading and writing of the SRAM cell according to the present invention.
  • 7A and 7B show state diagrams at the time of reading the SRAM cell according to the present invention.
  • 8A and 8B show S NM due to the difference in leakage current of the SRAM cell according to the present invention.
  • the SRAM cell shown in FIG. 5 is composed of seven transistors in which an NMOS transistor N5 as a holding control unit is added to the conventional SRAM cell consisting of six transistors.
  • the signal line includes a read word line RWL, a write word line WWL, a read bit line RBL for both read Z write and a write bit line WBL dedicated to write.
  • the holding control transistor N 5 is added between the storage node V 2 and the drive NMOS transistor N 2, but is inserted between the drive NMOS transistor N 2 and the ground potential GND. May be.
  • the first CMOS Sinter circuit that receives the storage node V 2 and outputs the storage node V 1 includes a load PMOS transistor P 1 and a drive NMOS transistor N 1.
  • the second CMOS inverter circuit which receives the storage node VI as an input and outputs the storage node V2 includes a load PMOS transistor P2, a drive NMOS transistor N2, and a holding control transistor N5.
  • the first and second CMOS inverter circuits are connected in a loop to form first and second storage nodes. Access connected between the read bit line RWL and the storage node VI NM ⁇ Transistor N 3 accesses the storage node V 1 by the read node signal RWL.
  • NMOS transistor is abbreviated as transistor N
  • PMOS transistor is abbreviated as transistor P.
  • the holding control transistor N5 is connected to the storage node V2 of the second CMO inverter. Inserted between the live transistors N 2, the drain, source, and gate are connected to the storage node V 2, the drain of the drive transistor N 2, and the inverted node signal WLB, respectively.
  • the holding control transistor N5 is turned on / off by the inverted lead line signal WLB, and the loop connection of the first and second CMOS inverter circuits is turned on / off.
  • the holding state of the SRAM cell is switched between static holding and dynamic holding by switching the loop connection of the first and second CMOS inverter circuits by the holding control transistor N5.
  • the holding control transistor N 5 is turned on by the high potential “1” of the inverted word line signal WL B, and the load transistor P 2 and the drive transistor N 2 are held in the holding control transistor N 5.
  • the first CMOS inverter circuit and the second CMOS inverter circuit are connected in a loop to stably hold information. Such holding in a loop connection is called static holding.
  • the holding control transistor N 5 In the state in which the SRAM cell is accessed, the holding control transistor N 5 is in an off state by the low potential “0” of the inverted lead line signal WLB, and the load transistor P 2 and the drive transistor N 2 are disconnected. Although the first and second CMOS inverter circuits are disconnected from the loop and do not constitute a holding circuit, they can hold the state before disconnection in a short period of time during which the memory cell is accessed. This holding state is called dynamic holding. The holding control transistor N 5 switches the holding state of the SRAM cell between static holding and dynamic holding.
  • FIGS. 6A to 6D Fig. 6A shows “0” read, and Fig. 6B shows “1” read.
  • Figure 6 shows “0” write
  • Figure 6D shows “1” write.
  • data “0” and “1” in the memory cell are data states for the storage node VI.
  • the read word line signal RWL is set to the high potential “1”
  • the inverted negative line signal WL B is set to the low potential “0”.
  • the write word line WWL is set to low potential "0”.
  • the read word line signal RWL and the write word line WWL are set to the high potential “1”
  • the inverted word line signal WL B is set to the low potential “0”. Is set to each.
  • the read word line signal RWL is at a high potential “1” and the access transistor N 3 is turned on, and the read bit line RB L and the storage node V 1 are conducted. Since the inverted ground line signal W L B is controlled to the low potential “0”, the holding control transistor N 5 is turned off. The storage node V 2 dynamically holds the high potential “1”. Therefore, the drive transistor N 1 remains on. The high potential “1” of the read bit line R B L is discharged to the low potential “0”, and the low potential “0” at the storage node V 1 is read to the read bit line RBL.
  • the read word line signal RWL is at the high potential “1”.
  • the access transistor N 3 is turned on, and the read bit line RB L and the storage node V 1 are conducted.
  • the holding control transistor N 5 is turned off, the storage node V 2 dynamically holds the low potential “0”.
  • the drive transistor N 1 is off, the storage node V 1 and the read bit line RB L are both at the high potential “1”, and the discharge operation is not performed on the read bit line RB L.
  • the high potential "1" is read to the read bit line RBL. Therefore, the potential of the read bit line R B L and the potentials at both the storage node V 1 and the storage node V 2 do not change.
  • the read word line signal RWL and the write word line signal WWL are set to the high potential “1”, and the access transistors N 3 and N4 are activated.
  • the inverted word line signal WLB becomes low potential “0”, and the holding control transistor N 5 is turned off.
  • the read bit line RBL is applied with a low potential “0” as write data
  • the write bit line WBL is applied with a high potential “1” as inverted data.
  • the low potential "0" of the write bit line WBL is written to the storage node VI.
  • the high potential "1" of the read bit line RB L is written to the storage node V2, and the drive transistor N1 is turned on and the load transistor P1 is turned off, so that "0” is written to the memory cell. Is done.
  • the read word line signal RWL and the write word line signal WWL become high potential “1”, and the access transistors N 3 and N 4 are activated.
  • Inverted first line signal WLB becomes low potential “0” and holding control transistor N5 is turned off, read bit line RB L has high potential “1” as write data, and write bit line WB L has inverted data.
  • a certain low potential “0” is applied.
  • a low potential “0” of the write bit line WBL is written to the storage node V 2
  • a high potential “1” of the read bit line RBL is written to the storage node VI
  • the transistor N 1 is turned off, and the transistor P When 1 is turned on, "1" is written to the memory cell.
  • the holding control transistor N 5 is turned off, so that the current path that has pulled the storage node V 2 to the low potential “0” is cut off.
  • Transistors P2, N5, and N4 connected to storage node V2 are all turned off, and storage node V2 is in a floating state, making it difficult to reliably maintain the low potential "0".
  • Figures 8A and 8B show the SNMs due to these leakage currents.
  • the off-leakage currents of the transistors P2, N5, and N4 are Ioff_P2, Ioff-N5, and Ioff-N4, respectively.
  • the data cannot be retained statically, but the dynamic data can be obtained by controlling the time of this SRAM cell. It is possible to hold Here, the time during which the low potential “0” of the storage node V 2 rises to the threshold voltage of the drive transistor N 1 is the retention time, and the read operation is completed after the hold control transistor N 5 is turned off, and the hold control transistor N The time until 5 is turned on is the off time of the holding control transistor N 5. When the retention time> the holding control transistor N 5 is off, the read operation is completed before the low potential “0” of the storage node V 2 rises to the threshold voltage of the drive transistor N 1.
  • the present invention provides a semiconductor device that stably holds the high potential “1” of the storage node V I for a certain period of time by determining the OFF time of the holding control transistor N 5 based on the read completion time.
  • the SRAM cell consisting of the seven transistors of the present invention uses a transistor with a miniaturized channel length of 100 nm or less, but the low power supply potential of the first inverter circuit and the second inverter circuit is reduced. Provided is a semiconductor memory device that realizes reduction of leakage current by switching. This is due to the following reason.
  • the source potential becomes higher than the ground potential in the access transistor, and the leakage current of the access transistor is caused by the back bias effect and the back gate effect. Decrease. Then, the source potential of the drive transistor becomes higher than the ground potential, and the leakage current of the drive transistor decreases due to the back bias effect. Furthermore, in the load transistor, the potential between the drain and the source is reduced and the leakage current is reduced.
  • the write margin can be expanded by making the high power supply potential of the SRAM cell consisting of seven transistors lower than the power supply potential or making the low power supply potential higher than the ground potential during writing.
  • a semiconductor memory device is provided. This is because the drive transistor and load transistor that are turned on and hold data at the storage node can easily write from the access transistor by reducing the current holding the storage node by reducing the gate-source voltage. Because it becomes.
  • a first embodiment will be described with reference to FIG. 9 and FIG.
  • the semiconductor device of the first embodiment uses an SRAM cell composed of seven transistors as shown in FIG. 5, in order to more reliably hold the SRAM cell data at the time of reading.
  • This is an embodiment in which the stored data in the SRAM cell is prevented from being destroyed by setting the OFF state of the holding control transistor to the minimum pulse width.
  • FIG. 9 shows a block configuration for explaining the signal flow
  • FIG. 10 shows a replica block.
  • Fig. 11 shows the operation waveform of the replica block
  • Fig. 12 shows the operation waveform of the SR AM block and the SR AM cell.
  • Figure 13 shows a multiplexed replica replica. Indicates lock.
  • blocks 2 having m-mode and n-bit SRAM cells are arranged in a matrix of MXN.
  • Each block has a sub-mode driver and a sense amplifier (both not shown).
  • the sub word driver accesses the SRAM cell by activating the memory line selected by the signal from the main word driver 3 and the block selection signal, and passes through the sense amplifier, Y decoder and data circuit 4 Exchange data.
  • the second block signal WL P 2 is generated in the replica block 6 by the pre-load signal WL P from the control block 5 to which the clock signal and the command are input.
  • the pulse width of the second pre-read signal WL P 2 is set to the time required to read the replica SRAM cell of the replica block 6.
  • the main word driver 3 generates the selected inverted word line signal WL B from the input second preword signal WLP 2 and the address signal (not shown), and outputs it to the sub-word dryer of block 2.
  • the sub word driver receives the inverted word line signal WLB and the block selection address signal, and activates the selected word line.
  • FIG. 10 shows the configuration of the replica block 6.
  • the replica block 6 is configured to detect the read completion time of the SRAM cell in the block 2.
  • the replica gate 6 includes a replica SRAM cell composed of seven transistors, a replica circuit 10 composed of a sense amplifier including a precharge transistor 11 and an inverter 12, and a logic circuit.
  • Each transistor size of the replica SRAM cell is the same as a normal SRAM cell of the memory cell array, and the stored data is connected to be "0".
  • the storage data is set to “0” because the read time of “0” is longer than the read time of “1”.
  • the data stored in the storage node V 1 is referred to as SRAM cell data.
  • the input of the second CMOS inverter circuit is connected to GND and the stored data is fixed at "0".
  • the pre-word signal WLP is supplied to the read word line, and the write word line, write bit line, holding control transistor
  • the star gate is fixed to GND.
  • the read word line may be composed of the same number of SRAM cells as in Block 2, or the read word line has a capacity corresponding to n bits, Capacitors may be added to the read bits and lines so as to have a capacity equivalent to m-mode, and the read bit and line may be configured equivalently.
  • the read bit line RBL is connected to a sense amplifier, inverted by the sense amplifier inverter circuit 12, and input to the logic circuit as an inverted read bit line signal BLB.
  • the logic circuit is composed of inverter 1 3, NAND circuit 14, and inverter 15.
  • the inverter 13 further inverts the input inverted read bit line signal B L B and outputs it.
  • the NAND circuit 14 receives the output from the inverter 13 and the predeed line signal WLP, reads the pulse width of the predeed line signal WLP, and narrows it with the signal from the bit line. Further, the signal from the NAND circuit 14 is inverted and output from the inverter 15 as the second predeed line signal WL P 2.
  • the second lead line signal WL P 2 is delayed by the NAND circuit 14 and the inverter 15.
  • the delay time overhead is only that the inverter is changed to a NAND circuit.
  • the time from when the word line signal RWL becomes high potential “1” to when the inverted read bit line signal BLB is output as high potential “1” is the read time.
  • the read time of the worst cell is longer than the read time of the typical cell.
  • the time until the pre-read line signal WLP becomes high potential “1” and the inverted read bit line signal B LB of the replica block 6 is output as high potential “1” is the replica block 6 read time.
  • the read time of the replica block 6 needs to be longer than the read time of the slowest worst cell, and the logic threshold value of the replica 12 of the sense amplifier in the replica block 6 is set to be low. Set the read time longer than the worst cell read time.
  • the operation of the replica block 6 shown in FIG. 10 is as follows. Pre-word, ⁇ signal W LP high potential “1” is input to the replica SRAM cell read word line and the NAND circuit 14 of the logic circuit. The output of the NAND circuit 14 passes through the inverter 15 and the second predeed line signal W LP 2 becomes the high potential “1”. In the replica SRAM cell, the access transistor N3 becomes conductive, and the potential of the read bit line RBL pre-initialized to the high potential “1” gradually decreases. When the potential of the read bit line R BL becomes lower than the logical threshold value of the inverter 12, the inverter 12 is inverted and the output BLB is set to the high potential “1”.
  • the inversion time is slower than the inversion time in the worst cell.
  • Data BLB from the inverter 12 is input to the logic circuit, and the second pre-word line signal WL P 2 becomes low potential “0” via the inverter 13, NAND circuit 14, and inverter 15. Therefore, the second pre-word line signal WL P 2 has a pulse width that is the time required for reading from the read word line rise time to the read completion time.
  • Figure 12 shows the operation waveforms during reading with the pulse width of the read word line as the replica block read time. The operation is described with reference to Figs.
  • Control block 5 receives the clock signal and outputs pre-wire signal WL P.
  • the replica block 6 generates a second precharge line signal WLP 2 having the pulse read width as a required read time of the replica SRAM cell from the input preword line signal WLP.
  • the main word driver 3 inverts the second lead line signal WL P 2 input from the driver selected by the address signal and Output to block 2 subword driver as signal WLB.
  • the subword driver also selects a single line and activates one read-mode line RWL.
  • the read bit line RBL connected to the activated memory cell reads “0” of the memory node VI, inverts it with the inverter 12 of the sense amplifier, and uses it as the inverted bit line signal B LB.
  • the output from the sense amplifier is sent to the Y decoder and data circuit 4 as a read data line signal RDL.
  • the read cell line signal RWL and the inverted data line signal B L B of the SRAM cell have the same activation width as the pulse line signal WL P. Therefore, the read time and the time when the hold control transistor N5 is cut off are equal to the pulse width of the pre-word line signal WLP.
  • the read completion time of the memory cell is detected by the replica circuit, and the pulse widths of the inverted word line signal WLB and the read word line signal RWL are set as the minimum necessary read time.
  • the off-time of the holding control transistor N 5 is set to be short, the retention time of the storage node V 2 becomes longer than the off-time of the holding control transistor N 5, and the “0” potential of the storage node V 2 becomes the drive transistor N 1 Before the voltage reaches the threshold voltage, the read operation ends, and the holding control transistor N5 is turned on, so that the normal read operation is performed.
  • Figure 13 shows a replica block in which two replica circuits are multiplexed.
  • the replica circuit is designed to have a longer read time than the worst cell read time. However, if the read time of the replica circuit is shortened due to the effect of variations, the worst cell may malfunction. In contrast, by replicating replica circuits and selecting the replica cell that operates most slowly, the probability of the worst cell malfunctioning due to variations can be reduced.
  • the replica block shown in Fig. 13 has replica circuits 10-1 and 10-2.
  • Inverted read bit line signals BLB 1 and BLB 2 from the respective replica circuits 10-1 and 10-2 are input to the NAND circuit 16.
  • the output of the NAND circuit 16 and the predeed line signal WLP are input to the NAND circuit 14, and the inverter 15 to which the output of the NAND circuit 14 is input outputs the second preword reference signal WLP 2.
  • the replica block in this embodiment is duplicated with the replica circuit 1 0—1, 1 0— 2 and the inverter 13 in FIG. 1 has been changed to 6.
  • the replica circuits 10 0-1 and 10 0-2 are the same as the replica circuit 10 described above, and output inverted read bit line signals B L B 1 and B L B 2, respectively.
  • the NAND circuit 16 outputs “0” when the two replica circuits 1 0-1 and 1 0-2 are both read. Therefore, by duplicating the replica circuit, the pulse width can be determined by the slower readout time of the replica circuit.
  • the pulse width of the read node line signal RWL and the inverted node line signal WLB is set as the required read time of the SRAM cell by the replica block.
  • the storage control transistor N5 of the SRAM cell returns to the ON state when the SRAM cell read is completed, and the two inverter circuits of the SRAM cell are connected in a loop and stably maintained. It becomes a state.
  • the hold control transistor N 5 is turned on and read before the “0” potential of the storage node V 2 rises to the threshold voltage of the drive transistor N 1. The operation will be performed normally.
  • the read operation is normally performed by making the cut-off time of the holding control transistor N 5 shorter than the retention time of the storage node V 2.
  • the read completion time is detected by the replica circuit, and the required read time is set as the pulse width of the inverted lead line signal WL B, and the period of this pulse width is read and the read lead line signal RWL is activated. And a period for turning off the holding control transistor. By minimizing the off period of the holding control transistor, inversion of the storage node can be prevented and normal read operation can be performed. With such a configuration, a SRAM cell and a semiconductor memory device that can operate at high speed can be obtained.
  • the data of the storage node V 2 is retained by controlling the leakage current of the storage node V 2 at the time of reading.
  • SR AM cell holding control transistor N5 The low potential "0" level of the inverted lead line signal WLB, which is the control signal, is raised from the ground potential GND by 0.0:! To 0.2 V, and the leakage current Ioff-N5 of the transistor N5 is increased. As a result, the leakage current at the storage node V 2 is set to I off — N 4 + I off — N 5 >> I off—P 2 and the stored data is held.
  • Fig. 14 A shows the block configuration explaining the signal flow
  • Fig. 14 B shows the operation waveform.
  • blocks 2 having m-mode and n-bit SRAM cells are arranged in an M ⁇ N matrix.
  • Each block has a sub word driver and a sense amplifier (both not shown), a main word driver 3, a gamma decoder and data circuit 4, and a control block that receives clock signals and other control signals. Composed of;
  • the lead line signal W L P from the control block 5 to which a clock signal and other control signals are input is input to the main driver 3.
  • the main node driver 3 inputs the input prede- line signal WL P and the inverted negative line signal W L B selected by the address signal to the sub word driver of the memory block 2.
  • the sub-mode driver activates the inverted word line signal W L B from the main mode driver 3 and the read word line signal RWL selected by the block selection signal.
  • the accessed SRAM cell data passes through the read bit line RBL, is inverted by a sense amplifier to become an inverted bit line signal BLB, and is further inverted and input to the Y decoder and data circuit 4 as a read data line signal. .
  • the inverted feed line signal W L B from the main node driver 3 is input to the sub word driver and also input to the gate of the retention control transistor N 5 of the SRAM cell to control the operation of the retention control transistor N 5.
  • the low potential “0” of the inverted grid line signal W L B is set higher than the ground potential and low potential V S 1. Setting the low potential V S 1 higher than the ground potential increases the leakage current of the access transistor N 4 during reading.
  • Figures 15 to 15. 5. C illustrates the output stage of the main word driver.
  • Figure 15 A is a circuit diagram of the output stage of the main word driver
  • Figure 15 B shows the operation waveform of the main word driver
  • Figure 15 C shows the low potential of the main word driver output stage.
  • the generation circuit of VS 1 is shown.
  • the output stage of the main driver is an inverter circuit composed of a PMOS transistor P41 and an NMOS transistor N41 between a high power supply VDD and a low power supply VS1.
  • the input signal IN is a signal obtained as a result of logical operation of the pre-wire line WLP from the control block 5 and the input address signal, and the inverted pre-line signal WLB is output only to the selected main line.
  • the signal potential of the inverted lead line signal WL B is output as VDD as the high potential “1” and as VS1 as the low potential “0”.
  • the low potential generation circuit includes a PMOS transistor P42 and an NMOS transistor N42.
  • the drain, source, and gate of transistor P42 are connected to output V S l, power supply VDD, and ground potential GND, respectively.
  • the drain, source, and gate of transistor N42 are connected to output VS1, ground potential GND, and output VS1, respectively.
  • the transistor N42 is diode-connected, and the output VS1 is the threshold voltage of the transistor N42. At this time, the output VS 1 can be set slightly higher than the ground potential by setting the current supply capability of transistor P42 to a very small value.
  • the leakage current I of; f_N 5 of the retention control transistor N5 of the SRAM cell can be increased.
  • the leakage current at the storage node V 2 is I off — N 4 + I off — N 5 >> I off — P 2, and the storage data of the storage node V 2 is held.
  • the low potential “0” of the inverted lead line signal WL B is set to the low potential VS 1 slightly higher than the ground potential GND.
  • the leakage current I of: f_N 5 of the retention control transistor N 5 of the SRAM cell can be increased, and the leakage current at the storage node V 2 can be set to Ioff—N4 + I of f_N 5 >> I off_P 2 it can.
  • a third embodiment will be described with reference to FIGS. 16, 168, 17 and 17B.
  • the access connected to the write bit line WBL of the SRAM cell The data of the memory node V 2 is retained by controlling the leakage current of the transistor N 4 in the off state.
  • the write word line signal WWL is at the low potential “0”, and the access transistor N 4 is off.
  • the low potential “0” level of the write lead line signal WWL is set to 0.;! To 0.2 V higher than the ground potential GND, and the leakage current I off_N4 of the access transistor N4 is increased.
  • the leakage current at the storage node V2 is set to Ioff_N4 + Ioff—N5 >> Ioff_P2, and the stored data is held.
  • FIG. 17A shows a circuit for generating the write word line signal WWL
  • FIG. 17B shows an operation waveform of the generator circuit.
  • Block 2 shown in FIG. 16A SRAM cells are arranged in matrix form in m rows and n columns.
  • Block 2 further includes m sub-mode drains 7 connected to each word line of the SRAM cell and n sense amplifiers 8 connected to each bit line of the SRAM cell.
  • the subword driver 7 shown in Fig. 16B is composed of N0R circuits NR1 and NR2.
  • the NOR circuit NR1 inputs the inverted word line signal W LB input from the main word driver and the inverted read block selection signal RPB, and outputs the read word line signal RWL.
  • the N OR circuit NR 2 receives the inverted word line signal WLB input from the main word driver and the inverted write block selection signal WPB, and outputs the write word line signal WWL.
  • FIG 17A shows the NOR circuit NR2 that generates the write lead line signal WWL
  • Figure 17B shows its operating waveform.
  • the NOR circuit NR2 includes a PMOS transistor P21 and NMOS transistors N21 and N22.
  • the drain, source, and gate of the transistor P 21 are connected to the write word line signal WWL, the power supply VDD, and the inverted word line signal WLB, respectively.
  • the drain, source, and gate of the transistor N21 are connected to the write node line signal WWL, the ground potential GND, and the inverted word line signal WLB, respectively.
  • the drain, source, and gate of transistor N 22 are connected to write word line signal WWL, ground potential GND, and inverted write block selection signal WPB, respectively.
  • NOR circuit NR2 when reading is shown on the left side of Figure 17B, and the operation when writing is shown on the right side of Figure 17B.
  • the inverted word line signal WL B is at the low potential “0”
  • the inverted write block selection signal WPB is at the high potential “1”.
  • Transistors P21 and N22 are on, and transistor N21 is off.
  • the write potential signal WW L is determined by the resistance division between the transistors P 21 and N 22 to determine the output low potential “0”. Set the drive capability ratio of transistors P21 and N22 so that this low potential "0" is not the ground potential GND but the potential of 0.1 to 0.2 V.
  • the leakage current I off_N4 of the access transistor N4 can be increased during reading.
  • the leakage current at the storage node V 2 becomes I of f ⁇ N 4 + I off — N 5 >> I off — P 2.
  • the inverted word line signal WLB is at the low potential “0”, and the inverted write block selection signal WPB is also at the low potential “0”.
  • Transistor P21 is on and transistors N21 and N22 are off.
  • the write node signal WW L is set to a high potential “1” by the transistor P 21.
  • the inverted word signal WLB and the inverted write block selection signal WP B are both at the high potential "1”
  • the transistor P21 is off, and the transistors N2 1 and N22 are on. It becomes. For this reason, the write word line signal WWL is at a low potential “0”.
  • the off-leakage current I off of the access transistor N 4 of the SRAM cell By increasing N 4, the leakage current at the storage node V 2 can be I off — N 4 + I off — N 5 >> I of f — P 2.
  • a fourth embodiment will be described with reference to FIGS. 18A to 18C.
  • the fourth embodiment increases the leakage current of the access transistor N4 as in the third embodiment. And the means of realization is different.
  • the low potential “0” of the inverted write block selection signal WPB is input to the sub-word driver as an intermediate potential, and the low potential “0” of the write word line signal WWL is set to 0 .: ! ⁇ 0.2V.
  • the write node signal WW L has a low potential “0” of 0.1 to 0.2 V higher than the ground potential GND, and the leakage current I off—N4 of the access transistor N4 is increased to increase the leakage at the storage node V 2. Current is set to I off_N 4 + I off_N 5 >> I off_ P 2 and the stored data is held.
  • Fig. 18A shows the circuit for generating the inverted write selection block signal WPB
  • Fig. 18B is the principle diagram that combines the WPB generation circuit and the sub-word driver
  • Fig. 18C shows its operating waveform.
  • the generation circuit of the inverted write selection block signal WPB shown in FIG. 18A is composed of a PMOS transistor P31 and NMOS transistors N31, N32, and N33.
  • the drain, source, and gate of the transistor P 31 are connected to the inverted write selection block signal WPB, the power supply VDD, and the write enable signal WE.
  • the drain, source, and gate of the transistor N31 are connected to the inverted write selection block signal WPB, the ground potential GND, and the write enable signal WE.
  • the drain, source, and gate of the transistor N 32 are connected to the inverting write selection block signal WP B and the drain of the transistor N 33, the inverting write selection block signal WPB, respectively.
  • the drain, source, and gate of transistor N33 are connected to the source of transistor N32, ground potential GND, and precharge signal PC.
  • FIG. 18C The operation of the generating circuit will be described with reference to FIG. 18C.
  • the left side of Figure 18C shows the waveform during reading, and the right side shows the waveform during writing.
  • the inverted power line signal remains at the low potential “0”
  • the precharge signal PC remains at the high potential “1”
  • the write enable signal WE remains at the low potential “0”.
  • the high potential “1” of the precharge signal PC turns on the transistor N 33, and the inverted write block selection signal WP B is pulled down to the low potential “0” by the transistors N 32 and N 33.
  • the low potential of the inverted write block selection signal WPB at this time is the threshold voltage Vt h of the transistor N 32 because the gate and drain of the transistor N 32 are connected. (0.3 V).
  • the low potential of the inverted write block selection signal WPB is input to the NOR circuit NR 2 (Fig. 17A) of the sub-mode driver, and the low potential “0” of the write word line signal WWL becomes 0.1 to 0.2
  • the inverted lead line signal is low potential “0”
  • the precharge signal PC is high potential “1”
  • the write enable signal WE is high potential “1”.
  • Transistor P 3 1 is turned off, transistor N 3 1 and transistor N 33 are turned on, and the inverted write block selection signal WPB is pulled to the ground potential GND as a low potential “0”.
  • the write word line signal WWL becomes high potential “1” and the write operation is performed.
  • Figure 18B shows a schematic circuit configuration when the circuit for generating the inverted write selection block signal WPB is connected to the NOR circuit NR2 of the sub word driver and the off-state transistor is deleted.
  • This circuit constitutes a current mirror and can output a potential slightly higher than the ground potential as the low potential "0" of the stable write lead line signal WWL without being affected by variations in the threshold voltage of the transistor. it can.
  • the more preferable sizes of the transistors constituting these circuits are as follows.
  • Transistor P 31 is a size that can drive m transistors N 22 of the m sub-word drivers Wp 31, Transistor P 21 can drive n access transistors N 4 of the n SRAM cells is preferably c transistor N 32 be sized Wp 21 lZ4 ⁇ l / 2 times the transistors P 31, transistor N 32 is Shi preferred to a 1-2 fold transistor P 31 les. Furthermore, it is more preferable that the channel length is larger than the channel length of a normal transistor.
  • the leakage current in the off state of the access transistor N 4 of the SRAM cell I off—N 4 can be increased, and the leakage current at the memory node V 2 can be set to Ioff—N4 + I of f_N 5 >> I off—P 2.
  • the low power supply potential which is the source potential of the two inverter circuits constituting the SRAM cell, is switched during operation / data retention, and when data is retained, the low power supply potential is made higher than the ground potential, Reduce the leakage current of SR AM cells.
  • Non-patent Document 3 To reduce the leakage current and increase the low power supply potential for the conventional SRAM cell consisting of six transistors, ⁇ A Yamaoka, “A 300MHz 25 ⁇ A / Mb Leak age On-Chip SRAM Module Featuring Process-Variation Immunity and Low-Leakage-Active Mode for Mobile 1 e-Phone App 1 i Cation Processor J ISSCC 2004 Digest, 2004/2/18, pp. 494-495 (Non-patent Document 3). However, this Non-Patent Document 3 does not describe the seven-cell SRAM cell and the method for generating the control signal.
  • FIG. 19A shows a circuit diagram, and the same parts as those in FIG. 5 are denoted by the same reference numerals and detailed description thereof is omitted.
  • the left side of Fig. 19B shows the operation waveform of the signal during reading, and the right side shows the operation waveform of the signal during writing.
  • the low power supply potential side of an SRAM consisting of 7 transistors is connected to the source of NMOS transistors N 1 and N 2 in common with node SL 1, and node SL 1 and ground potential GND NMOS transistors N15 and N16 are inserted and connected as low-potential switching sections.
  • Transistor N15 has its drain, source, and gate connected to node S L 1, ground potential GND, and precharge signal PC, respectively.
  • Transistor N16 has its drain, source, and gate connected to node SL1, ground potential GND, and node SL1, respectively, and diode connected.
  • the inverted word line signal WLB is low potential "0”
  • the read negative line signal RWL is high potential "1”
  • the write negative line signal WW L is high potential "1”
  • precharge signal PC is set to high potential "1”.
  • the transistor N15 is turned on by the precharge signal PC, the node SL1 becomes the ground potential GND. Therefore, the normal high power supply potential VDD and ground potential GND are applied to the SRAM cell during the write operation, and normal write is performed.
  • the inverted word line signal WL B is high potential “1”
  • the reading word line signal RWL is low potential “0”
  • the writing word line signal WW L is low potential “0”
  • the precharge signal PC is set to a low potential “0”.
  • the transistor N15 is turned off by the precharge signal PC, the potential of the node SL1 becomes higher than the ground potential and becomes a lower potential Vssm.
  • transistor N 16 is diode-connected, and its drain and gate are both connected to node S L 1, so the low potential V s sm is the threshold voltage of transistor N 16. For example, if the high power supply potential VDD is IV and the threshold voltage of the transistor N16 is 0.3 V, the low potential V s sm is 0.3 V, and the power supply potential difference is reduced to 0.7 V.
  • the node SL1 of the SRAM cell rises from the ground potential, and the leakage current of the transistor is reduced by reducing the gate-source potential of the access transistor.
  • the substrate potential of the drive transistor is connected to the ground potential GND, but the source potential of the transistor rises when the potential of the node S L 1 becomes higher than the ground potential.
  • the threshold voltage of the transistor increases due to the back bias effect, and the leakage current decreases.
  • the potential at the node S L 1 becomes higher than the ground potential, so the potential between the drain and source is reduced, and the leakage current is slightly reduced.
  • the potential of the SRAM cell node S L 1 becomes higher than the ground potential, so that the effect of reducing the leakage current of the SRAM cell can be obtained.
  • a low-potential switching unit which includes a transistor N 15 having a recharge signal as a gate input and a diode-connected transistor N 16. Leakage current in the data holding state can be reduced by setting the potential of the node SL 1 to the ground potential at the time of reading and writing by the low potential switching unit and to the low potential Vssm in the data holding state.
  • the low-potential switching unit switches the low power supply potential of the SRAM cell during reading, Z writing, and data holding, and when holding data, the low power supply potential is set higher than the ground potential. Therefore, the leakage current of the SRAM cell is reduced.
  • the operating margin at the time of writing is expanded by making the low power supply potential higher than the ground potential during the writing operation.
  • Figure 2 shows the circuit diagram in OA
  • Figure 20B shows the operation waveforms of the signals in reading and writing. In the circuit configuration shown in Fig.
  • the low power supply potential side of the SRAM cell consisting of seven transistors is connected to the node SL 2 with the sources of the transistors N 1 and N 2 connected in common.
  • Transistors N 15 and N 16 which are low potential switching parts are inserted and connected between the ground potential GND.
  • Transistor N1 5 has its drain, source, and gate connected to node SL 2, ground potential GND, and read enable signal RE, respectively.
  • Transistor N 16 has its drain, source, and gate connected to node S L 2, ground potential GND, and node S L 2, respectively.
  • Figure 2 Explains the operation waveform of OB.
  • the inverted negative line signal WLB remains at low potential “0”
  • the read negative line signal RWL remains at high potential “1”
  • the write word line signal WW L remains at low potential “0”.
  • Read enable signal RE is set to high potential "1”.
  • the transistor N 15 is turned on by the read enable signal RE, the node S L 2 becomes the ground potential GND. Therefore, during the read operation, the normal high power supply potential V DD and ground potential GND are applied to the SRAM cell and normal read is performed.
  • the inverted word line signal WLB is low potential “0”
  • the read word line signal RWL is high potential “1”
  • the write word line signal WWL is high potential "1”
  • Read enable signal RE is set to low potential "0”.
  • the read enable signal RE remains at the low potential “0”
  • the transistor N 15 is off, and the potential at the node SL 2 becomes the low potential V ssm determined by the transistor N 16.
  • the writing operation in the case where the potential of the node S L 2 is the low potential V s sm will be described.
  • the case where “1” is written while “0” is stored in the storage node VI will be described.
  • the load transistor P 2 and the drive transistor N 1 are on.
  • the gate potential of the load transistor P 2 is the low potential V ssm
  • the source potential of the drive transistor N 1 is the low potential V s sm
  • the voltage between the gate node of the load transistor P 2 and the drive transistor N 1 is both Smaller and driving capacity is getting smaller. Therefore, it is easy to invert the storage node V 1 from “0” to “1” and the storage node V 2 from “1” to “0”.
  • the write operation is facilitated by setting the low potential to the low potential V s sm, and the operation margin is expanded. '
  • the inverted node line signal WL B is at the low potential "1"
  • the read word line signal RWL is at the low potential "0”
  • the write word line signal WWL is at the low potential "0”.
  • the enable signal RE is set to low potential "0”.
  • the transistor N15 is turned off by the read enable signal RE, the potential of the node S L 2 becomes a low potential V s sm higher than the ground potential.
  • This state is the same as that of the fifth embodiment, and the effect of reducing the leakage current of the SRAM cell can be obtained by making the potential of the node S L2 of the SRAM cell higher than the ground potential.
  • FIG. 21A, FIG. 21B, FIG. 22A, and FIG. 22B show other circuit configuration examples as such a low potential switching portion of the node SL2 of the SRAM cell.
  • transistor N15 As a low-potential switching part for node SL 2, transistor N15 with gate input of precharge signal PC between node SL2 and ground potential GND and diode-connected transistor N16. Inserted and connected.
  • a transistor N 1 7 having a write enable signal WE as a gate input is inserted and connected between the node SL 2 and the high power supply potential V DD.
  • This low-potential switching unit is used in the fifth embodiment (Fig. 19A).
  • a transistor N 1 7 is added to the low potential switching portion.
  • the added transistor N17 is turned on at the time of writing, and raises the potential of the node SL2 to the low potential Vssm.
  • the low-potential switching section in Figure 22A inserts and connects transistor N15, which has a precharge signal PC. As its gate input, between node SL2 and ground potential GND, and diode-connected transistor N16. ing. Further, a transistor P 17 having the inverted write enable signal WEB as a gate input is inserted and connected between the node S L 2 and the high power supply potential VDD.
  • This low-potential switching unit is formed by adding a transistor P 17 to the low-potential switching unit in the fifth embodiment (FIG. 19A). The added transistor N 17 is turned on during writing, and raises the potential of the node S L 2 to the low potential V s s m.
  • the potential of node SL 2 is the resistance division ratio of transistor N 15 and transistor N 17. Therefore, adjusting transistor N15 and transistor N1 7 makes it possible to adjust the potential to a low potential appropriate for the purpose. It is also possible to set the value of V s sm.
  • the resistance division ratio of the transistor N15 and the transistor P17 is obtained.
  • the potential of the node S L 2 can be forcibly raised by adding the transistor N 17 or the transistor P 17. For this reason, when the low potential switching unit is commonly used for a plurality of memory cells, an effect that the controllability is stabilized can be obtained.
  • the potential of the node SL2 of the SRAM cell is in the data holding state, the low potential Vssm during the write operation, and the ground potential during the read operation.
  • the operation is performed according to the operation waveform shown in each, the description thereof is omitted.
  • a low potential switching portion is provided between the node S L 2 of the SRAM cell and the ground potential.
  • the potential of node SL 2 is set to the ground potential at the time of reading, and to the low potential V ssm in the writing / holding state, thereby reducing the leakage current in the data holding state and operating margin at the time of writing. Can be expanded.
  • FIGS. 23A and 23B A seventh embodiment will be described with reference to FIGS. 23A and 23B.
  • the node SL 3 of the SRAM cell is read by the low-potential switching unit, and is connected to the ground potential GND when data is retained, and the connection between the node SL 3 and the low power source potential is disconnected and floating when writing is performed.
  • Fig. 23A shows the circuit
  • Fig. 23B shows the operation waveform of the signal during reading (left side of the figure) and writing (right side of the figure).
  • the low power supply potential side of the SRAM consisting of seven transistors is the transistor that is the low potential switching section between the node SL 3 and the ground potential GND, with the source of the transistor N 1 connected to the node SL 3 N15 is inserted and connected.
  • Transistor N15 has its drain, source, and gate connected to node SL3, ground potential GND, and inverted write enable signal WEB, respectively.
  • inverted word line signal WLB When writing (right side of the figure), inverted word line signal WLB is low potential "0", read word line signal RWL is high potential “1”, write word line signal WW L is high potential "1", inverted The write enable signal WEB is set to low potential "0". Inverted write enable signal WEB is low potential "0", so transistor N15 is off and node SL3 is floating at low potential "0". In this floating state, write “0" to storage node V1, write “1” to storage node V2, and “0” to storage node V2 from the state of "1" to storage node V2. Explain the case.
  • the storage node VI tries to raise the potential from the low potential “0” to the high potential “1” of the read bit line RBL via the access transistor N 3, but the drive node N 1 is turned on.
  • the storage node V 1 does not rise above a certain potential.
  • transistor N15 turns off and node SL 3 Is floating with the low potential "0”, and the potential of the node SL 3 gradually rises from the ground potential GND due to the current flowing from the read bit line RBL.
  • the storage node VI rises in the same way, the voltage between the gate / source of the load transistor P 2 and the drive transistor N 1 is small, and the driving capability is also low.
  • the gate of the drive transistor N 1 is at the “0” level and is completely turned off. Thereafter, the node SL 3 is returned to the ground potential by the transistor N15.
  • the inverted write enable signal WEB is set to the high potential "1" to turn on the transistor N15, and the potential at the node SL3 becomes the ground potential GND.
  • a low potential switching unit is provided between the SRAM cell node S L 3 and the ground potential.
  • the potential of node SL3 is set to the ground potential during read operation and data retention, and node SL3 is disconnected from the ground potential for writing during write operation.
  • the operation margin during the write operation can be expanded.
  • a low potential switching portion is provided between the source node SL4 of the drive transistor N1 and the ground potential in the SRAM cell composed of seven transistors.
  • the low-potential switching unit switches the low power supply potential of the SRAM cell.
  • the ground potential is set.
  • the low power supply potential is set to the low potential V ssm higher than the ground potential.
  • the operating margin (WSNM) at the time of writing is expanded by making the low power supply potential higher than the ground potential at the time of writing.
  • Fig. 24A and Fig. 25A show the circuits
  • Fig. 24B and Fig. 25B show the readings.
  • the operation waveform of the signal in reading and writing is shown.
  • the low-potential switching part in Fig. 24A consists of transistors N 15 and P 17.
  • Transistor N15 has its drain, source, and gate connected to node SL4, ground potential GND, and power supply VDD, respectively
  • transistor P17 has its drain, source, and gate connected to node SL4, power supply VDD, and inverted write enable signal WE B, respectively. Is done.
  • Figure 24B shows the operation waveforms of the signals during reading (left side of the figure) and writing (right side of the figure).
  • the transistor N 15 in the low potential switching section is always on and tries to bring node SL 4 to ground potential.
  • the transistor P 17 is in the off state, and the potential of the node S L 4 becomes the ground potential GND.
  • the transistor P 1 7 is turned on at the time of writing when the inverted write enable signal WEB is at the low potential “0”, and the potential of the node SL 4 is determined by the resistance division ratio of the transistor P 1 7 and the transistor N1 5 Low potential V ssm.
  • the low potential switching section in FIG. 25A is composed of transistors N1 5 and N1 7.
  • Transistor N15 has its drain, source, and gate connected to node SL4, ground potential GND, and power supply VDD, respectively
  • transistor N17 has its drain, source, and gate connected to node S L4, power supply VDD, and write enable signal WE, respectively. Is done.
  • Figure 25B shows the operating waveforms of signals during reading (left side of the figure) and writing (right side of the figure).
  • the transistor N 15 in the low potential switching section is always on and tries to set the node S L 4 to ground potential.
  • Write enable signal WE is low potential
  • the transistor N 17 At the time of reading “0”, the transistor N 17 is in the off state, and the potential of the node S L 4 becomes the ground potential GND. On the other hand, at the time of writing when the write enable signal WE is at the high potential “1”, the transistor N17 is turned on, and the potential of the node SL 3 becomes a low potential V ssm determined by the resistance division ratio of the transistor N 17 and the transistor N15. .
  • the storage node V 1 is set to “0” and the storage node V 2 is set to “0”
  • a low potential switching portion is provided between the node S L 4 of the SRAM cell and the ground potential.
  • the low power supply potential of the SRAM cell is set to the ground potential during read operation ⁇ data retention and the low power supply potential is set to the low potential V s sm higher than the ground potential during write operation.
  • the operation margin (WSNM) during write can be expanded.
  • the transistor N 15 is designed to be at least about four times larger than the transistors N 1 and N 3, so that there is a possibility that the low potential of the node excessively increases. The stability of the above operation can be further improved.
  • FIGS. 26A and 26B A ninth embodiment will be described with reference to FIGS. 26A and 26B.
  • the high power supply potential of the seven-transistor SRAM cell is switched according to the operating state, so that the high potential is switched between the source node VDD 2 of the load transistors P 1 and P 2 and the power supply VDD.
  • the potential switching of the SRAM cell node VD D 2 by the high-potential switching unit is performed during read operation.When data is retained, node VDD 2 is connected to the power supply V DD, and during write operation, node VDD 2 is disconnected from the power supply VDD. This is realized by using ing.
  • the operating margin (WSNM) during the write operation is expanded.
  • Figure 26A shows the circuit diagram
  • Figure 26B shows the operation waveforms of the signals in the read and write operations. .
  • the high potential switching portion in FIG. 26A is composed of a PMOS transistor P 15.
  • Transistor P 15 has its drain, source, and gate connected to node VDD2, Connected to source VDD, write enable signal WE.
  • Figure 26B shows the operating waveforms of the signals during the read operation (left side of the figure) and during the write operation (right side of the figure).
  • the transistor P 15 in the high potential switching section is controlled by the write enable signal WE.
  • Data enable signal WE is at low potential "0"
  • Data retention 'At the time of read operation transistor P 15 is on, and the potential at node VDD 2 is the power supply VDD.
  • the SRAM cell consisting of the usual seven transistors.
  • the transistor P 15 is turned off and the node VDD 2 is disconnected from the power supply VDD.
  • the storage node V 2 tries to lower the potential from the high potential “1” via the access transistor N 4 to the low potential “0” of the write bit HWBL. Therefore, since current is supplied from the node VDD 2 to the storage node V 2, the storage node V 2 does not drop below a certain potential. However, the transistor P15 is turned off, the node VDD 2 is left floating at the high potential "1", and the potential of the node VDD 2 is gradually discharged to the write bit line WBL, so that the power supply gradually increases. The potential drops from VDD. Similarly, the storage node V 2 also decreases, so that the voltage between the gate / source of the load transistor P 2 and the drive transistor N 1 is small, and the driving capability is also small.
  • a high potential switching portion is provided between the node VDD 2 of the SRAM cell and the power supply VDD.
  • the high-potential switching unit connects node VDD 2 to power supply VDD during read operation and data retention, and disconnects node VDD 2 from power supply VDD during write operation. By disconnecting node VDD 2 from power supply VDD, the operating margin (WSNM) during write operation can be expanded.
  • a high potential switching portion is provided between the source node VDD2 of the load transistor P1, P2 of the SRAM cell composed of seven transistors and the power supply VDD, and the drive transistors N1, N2
  • a low-potential switching section is provided between the source node SL1 and ground potential GND.
  • the high-potential switching unit connects the node VDD 2 to the power source VDD during data read operation.When data is retained, the node VDD 2 is disconnected from the power source VDD and floated. To do.
  • the low potential switching unit sets node S L 1 to low potential V s sm during data retention, and node S L 1 to ground potential GND during read operation / write operation.
  • FIG. 27A shows a circuit diagram
  • FIG. 27B shows operation waveforms of signals in a read operation and a write operation.
  • the high-potential switching unit in FIG. 27A is the same as that of the ninth embodiment (FIG. 26A), and includes a transistor P15.
  • Transistor P15 has its drain, source, and gate connected to node VDD2, power supply VDD, and write enable signal WE, respectively.
  • the low potential switching portion is the same as that of the fifth embodiment (FIG. 19A), and includes transistors N15 and N16.
  • Transistor N15 has its drain, source, and gate connected to node SL1, ground potential GND, and precharge signal PC, respectively.
  • Transistor N16 has its drain, source, and gate connected to node SL1, ground potential GND, and node SL1, respectively, and diode-connected.
  • Figure 27B shows the operation waveforms of the signals during the read operation (left side of the figure) and during the write operation (right side of the figure).
  • the operations of the high potential switching unit and the low potential switching unit are as described in the ninth and fifth embodiments.
  • the write enable signal WE is at a low potential "0" and the node VDD 2 is connected to the power supply VDD.
  • the precharge signal PC is at a high potential. "1”, and the node SL1 is connected to the ground potential GND. Therefore, the read operation of the SRAM cell composed of seven transistors connected to the power supply VDD and the ground potential GND is performed.
  • the node VDD 2 is disconnected from the power supply VDD by the high potential “1” of the write enable signal WE, and the node S L 1 becomes the ground potential GND by the high potential “1” of the precharge signal PC. Therefore, the node VDD 2 is disconnected from the power supply VDD, and the read operation described in the ninth embodiment is performed as seven transistors in which the low power supply potential is connected to the ground potential GND. Therefore, the operating margin (WSNM) during write operation increases.
  • the node VDD 2 becomes the power supply VDD due to the low potential "0" of the write enable signal WE, and the node SL 1 becomes lower than the ground potential GND due to the high potential "1" of the precharge signal PC. Connected to high low potential V s sm. Therefore, since the node SL 1 becomes the low potential V s sm, the leakage current can be reduced as in the fifth embodiment (FIG. 19A).
  • a high potential switching portion and a low potential switching portion are provided to switch the high power potential and low power potential of the SRAM cell.
  • the high power supply potential of the SRAM cell is set to the power supply VDD, and the low power supply potential is set to the ground potential GND.
  • the high power supply potential of the SRAM cell is disconnected from the power supply VDD, and the low power supply potential is set to the ground potential GND.
  • the high power supply potential of the SRAM cell is the power supply VDD, and the low power supply potential is the low potential Vs sm.
  • the layout of the semiconductor memory device is S A layout of a plurality of cell arrays including a RAM cell and a potential switching unit is considered.
  • Figure 28A shows the layout of an SRAM cell consisting of seven transistors
  • Figure 28B shows the layout of four SRAM cells and a transistor N15 as a low-potential switching unit.
  • Fig. 29A shows the layout of an SRAM cell consisting of seven transistors
  • Fig. 29B shows the layout of four SRAM cells and a transistor P15 as a high-potential switching unit.
  • FIG. 28A shows the layout of a seven-cell SRAM cell used in the present invention.
  • the seven-transistor SRAM cell is composed of CM ⁇ S, consisting of two PM ⁇ S transistors and five NMOS transistors.
  • Load transistors P1 and P2, which are PMOS transistors, are arranged in the Nwell region at the center of the SRA M cell.
  • the NMOS transistors N1 and N3 on the read bit line side are placed in the right Pwell region.
  • the NM ⁇ S transistors N2, N4, and N5 on the write bit line side are placed in the left Pwell region. Since there are many transistors on the write bit line side, the layout is L-shaped as shown in the figure.
  • the SRAM cell it is formed with a diffusion layer that becomes the power supply VDD, ground potential GND, read bit line RB L, and write bit line WB L so that it can be shared with adjacent SRAM cells.
  • FIG. 28B In the layout of FIG. 28B, four SRAM cells in which L-shaped SRAM cells are mirror-inverted, and a transistor N 15 of the low potential switching portion of the present invention are arranged at the center thereof.
  • a diffusion layer can be formed at the power supply VDD and ground potential GND in the center space.
  • transistors that require driving ability are placed in the central space.
  • Two transistors N15 are arranged because of their driving capability.
  • the diffusion layer for power supply at the center of the four SRAM cells is set as a node S L 1 (or S L 2, .S L 3, S L 4), a transistor N 15 is formed, and a common ground potential GND is formed.
  • Figure 29A shows an SRAM cell.
  • Fig. 29B four SRAM cells obtained by mirror-inverting L-shaped SRAM cells and four PMOS transistors PI5 in the high potential switching section are arranged.
  • the power diffusion layer at the center of the four SRAM cells is set to node VDD 2 to form transistor P15, and a common Form the power supply VDD.
  • both the high potential switching unit transistor and the low potential switching unit transistor may be arranged.
  • an SRAM cell composed of seven transistors has an L-shaped cell configuration, and a potential switching transistor is arranged in the central space of the cell array in which these are mirror-inverted. Therefore, an inexpensive semiconductor memory device can be obtained.
  • any embodiment in the plurality of embodiments can be combined.
  • the stability during the read operation is improved and the leak current can be reduced.
  • it can be combined with any configuration described in the prior application of the present inventor (Japanese Patent Application 2003-365436, PCT / JP 2004-010435).
  • the sense amplifier and the memory cell layout described in the prior application can be used in the configuration of the present invention.

Landscapes

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Abstract

読み出し時にはレプリカ回路により保持制御トランジスタのオフ時間、読み出し時間を制御することで読み出しマージンを拡大させる。また、電源電位切換え部によるＳＲＡＭメモリセルの高電源電位と低電源電位とを、メモリセルの読み出し時、書き込み時、データ保持時において切換えることで書き込みマージン拡大及びリーク電流を削減する。

Description

半導体記憶装置及びその駆動方法 技術分野
本発明は半導体記憶装置に係り、 7個のトランジスタで構成されたメモリセル を備え、超高速、超低電圧で動作する半導体記憶装置及びその駆動方法に関する。 背景技術
最近の半導体装置は大規模化、 高速化とともに、 多くの機能が取り込まれシス テム化されている。 これらの半導体装置は大規模化、 高速化のためにトランジス タを微細化して、 電源電圧を低下させつつ、 動作速度を向上させている。 またシ ステム化のため CPUをはじめとした各種機能プロックや、 各種の記憶装置が混 載されている。 これらのシステム LS Iに混載されている記憶装置も同様に低電 源電圧での高速動作が求められている。 例えばキャッシュメモリ等の用途で混載 されるスタティックランダムアクセスメモリ (以後、 SRAMと略称する) にお いても、 同様に低電源電圧での高速動作が求められる。
従来の SRAMについて、 図 1〜図 4を参照して説明する。 図 1には 6個のト ランジスタで構成される従来の SRAMのメモリセル （以後、 SRAMセルと呼 称する） を示す。 ワード線 WLが低電位の場合、 二つの CMOS (Compleraentar y Metal Oxide Semiconductor)ィンバータがノレープを开成することで安定にデー タを保持することができる。 すなわち、 一方の CMOSインバータは、 記憶ノー ド V 1を入力として、 記憶ノード V 1に記憶されたデータの反転データを記憶ノ ード V 2に出力する。 他方の CMOSインバータは、 記憶ノード V 2を入力とし て、 記憶ノ一ド V 2に記憶されたデータの反転データを記憶ノ一ド V 1に出力す る。
ヮード線 WLがァ.クセスされて高電位の場合、 アクセストランジスタ N3及び N 4が導通することで、 記憶ノード VI及ぴ V 2に記憶されたデータをビット線 BLT及び BLNに読み出すことでメモリの読み出し動作となる。 逆に、 ビット 線 B LT及ぴ B LNからのデータを記憶ノード V 1及び V 2に書き込むことでメ モリの書き込み動作となる。
し力 しながら、 従来の S RAMセルは低電源電圧において読み出し動作を行う と記憶データが破壊されるという問題が発生する。 読み出し動作時の記憶データ 破壊について説明する。
ヮ一ド線 W Lがハイレベルとなり、 アクセストランジスタ N 3及び N 4が導通 し、 記憶ノード V 1及ぴ V2はビット線 B LT及ぴ B LNにそれぞれ接続され、 ビット線レベルに変化しようとする。 例えば記憶ノード V 1がローレベルに記憶 されていた場合にはビット線 BLTにより記憶ノード VIがわずかに上昇するが ドライブトランジスタ N 1がオン状態であり、 その電位を引き下げる。 しかし、 この上昇した電位が反対側のドライブトランジスタ N 2の閾値レベルを超えた場 合には、 ドライブトランジスタ N2がオンし、 記憶ノード V2のレベルを引き下 げ、 ドライブトランジスタ N 1のオン電流を減少させることで、 記憶ノ一ド V 1 がさらに上昇し、 記憶データの破壊が発生する。
一般に、 SRAMセルでは、 アクセスされた際のデータ保持の安定度を測る指 標としてスタティックノイズマージン（以後、 SNMと略称する）が用いられる。 図 2に示されるように、 SRAMセルを 2個のインバータに分離して、 各々の インバータの DC (直流） 特性を求め、 一方のインバータの DC特性出力がもう 一方のインバータの DC特性入力となるように、 二つの DC特性を重ね合わせた 際に、 バタフライカーブが描かれる。 SNMは、 このバタフライカーブに内接す る最大の正方形の一辺として定義される。 SNMが OmVを超えている場合には、 正常読み出し動作が行われる。 SNMが OmV以下の場合には、 読み出し動作時 に反転データが上書きされ、 記憶データが破壊されてしまう。
この SNMについては、 A. J. Bhavnagarwala による、 「The impact of intri nsic device fluctuations on CMOS SRAM cell stabilityj IEEE Journal of a olid State Circuit, Vol. 36， No. 4, Apr. 2001 (図 5、 図 10) (非特許文献 1) において将来予測が行われている。 すなわち、 図 3に示されるように使用さ れるトランジスタのチャンネル長が微細化され、 そのトランジスタのチャンネル 長が 250 n mから 50 n mに移行した場合、 S NMは平均値が減少するだけで なく、 S NMの偏差も増大する。 従って、 S NMの最悪値は著しく劣化する。 図 示される 5 0 n mにおいては S NMの最悪値が O mV以下になってしまうので、 読み出し操作に伴つてヮード線 WLが高電位になった際には、 記憶データが破壊 されてしまう。
一方、 H. Sakakibara による、 「A 750MHz 144Mb cache DRAM LSI with speed scalable design and programmable at speed function-array BIST」 IEEE In ternational Solid State Circuit Conference, 2003 (図 1) (非特許文献 2 ) に は、 図 4に示されるように 6個のトランジスタからなる S R AMセルに読み出し 専用ポートを追カ卩した 8個のトランジスタで構成された S R AMセルが示されて いる。 この構成においては読み出し時の記憶データの破壊は起きないが、 トラン ジスタ数が 8個になること、 信号線が多くなることからセル面積が増大するとい う問題がある。 発明の開示
発明が解決しょうとする課題：
上記したように、 従来の 6個のトランジスタで構成される S R AMセルは微細 化、 低電圧化されることで、 その S NMが小さくなり、 安定動作しなくなる問題 がある。 また非特許文献 2に開示された S R Aセルにおいては、 読み出し時の記 憶データの破壊は起きないが、 トランジスタ数が 8個になること、 信号線が多く なることからセル面積が増大するという問題がある。
本発明は、 上述した問題点を改善するためになされたものであって、 読み出し 操作の際の記憶データ破壊を防止可能なメモリセルを最小のトランジスタ数で実 現し、 さらに、 読み出し時のデータ破壊に対する安定動作を向上させ、 リーク電 流削減、 書き込み時の動作マージンを拡大させることを企図している。
本発明の目的は、 超高速動作または超低電圧動作が可能で、 読み出し操作の際 の記憶データを破壌されず、 安定動作可能でリーク電流の少ないメモリセル、 及 びこれを備えた半導体記憶装置を提供することにある。
課題を解決するための手段：
本発明の第 1の態様による半導体記憶装置はメモリセルを含む。メモリセルは、 ループ接続されて第 1及び第 2のデータ記憶ノードを形成する第 1及び第 2のィ ンバータ回路と、 第 1及び第 2のデータ記憶ノードにそれぞれアクセスする第 1 及び第 2のアクセス部と、 第 2のインバータ回路のドライブトランジスタに直列 に接続された保持制御部とを備える。 メモリセルは、 第 1及び第 2のインバータ 回路の少なくとも一方の低電源電位を切換える。 このために、 メモリセルは、 第 1のインバータ回路の低電源電位を切換える手段を有する。
第 1の態様による半導体記憶装置においては、 メモリセルは、 第 1のインバー タ回路の低電源電位と接地電位との間に備えられた低電位切換え部により第 1の ィンバータ回路の低電源電位を切換える。
第 1の態様による半導体記憶装置においては、 低電位切換え部は、 低電源電位 をメモリセルの書き込み時にフローティング状態とする。
第 1の態様による半導体記憶装置においては、 低電位切換え部は、 低電源電位 をメモリセルの書き込み時に接地電位より高い低電位にし、 メモリセルの読み出 し時及ぴデータ保持時には低電源電位を接地電位とする。
第 1の態様による半導体記憶装置においては、 低電位切換え部は、 第 1のイン パータ回路の低電源電位と接地電位の間に接続され、 ゲート電極に反転書き込み 信号を入力されるトランジスタで実現される。
第 1の態様による半導体記憶装置においては、 低電位切換え部は、 第 1のイン バータ回路の低電源電位と接地電位の間に接続され、 ゲート電極を高電源電位に 接続された第 1のトランジスタと、 第 1のィンバータ回路の低電源電位と高電源、 電位の間に接続され、 ゲート電極に反転書き込み信号を入力される第 2のトラン ジスタとから構成されても良い。
第 1の態様による半導体記憶装置においては、 低電位切換え部は、 第 1のイン バータ回路の低電源電位と接地電位の間に接続され、 ゲート電極を高電源電位に 接続された第 1のトランジスタと、 第 1のィンバータ回路の低電源電位と高電源 電位の間に接続され、 ゲート電極に書き込み信号を入力される第 2のトランジス タとから構成されても良い。
第 1の態様による半導体記憶装置の変形例として、 メモリセルは、 第 1及ぴ第 2のインバータ回路の低電源電位を切換える手段を有していても良い。 上記変形例による半導体記憶装置においては、 メモリセルは、 第 1及び第 2の ィンバータ回路の低電源電位と接地電位との間に備えられた低電位切換え部によ り第 1及び第 2のィンバータ回路の低電源電位を切換える。
上記変形例による半導体記憶装置においては、 低電位切換え部は、 低電源電位 をメモリセルの読み出し ·書き込み時には接地電位にし、 データ保持時には低電 源電位を接地電位より高い低電位とする。
上記変形例による半導体記憶装置においては、 低電位切換え部は、 低電源電位 をメモリセルの読み出し時には接地電位にし、 メモリセルの書き込み ·データ保 持時には低電源電位を接地電位より高い低電位としても良い
上記変形例による半導体記憶装置においては、 低電位切換え部は、 第 1及び第 2のィンバータ回路の低電源電位と接地電位の間に接続され、 ゲート電極をプリ チャージ信号に接続された第 1のトランジスタと、 ゲート電極を低電源電位に接 続された第 2のトランジスタとから構成される。
上記変形例による半導体記憶装置においては、 低電位切換え部は、 第 1及び第 2のインバータ回路の低電源電位と接地電位の間に接続され、 ゲート電極を読み 出しィネーブル信号に接続された第 1のトランジスタと、 ゲート電極を低電源電 位に接続された第 2のトランジスタとから構成されても良い。
上記変形例による半導体記憶装置においては、 低電位切換え部は、 第 1及び第 2のィンバータ回路の低電源電位と接地電位の間に接続され、 ゲート電極をプリ チャージ信号に接続された第 1のトランジスタと、 ゲート電極を低電源電位に接 続された第 2のトランジスタと、 第 1及び第 2のインバータ回路の低電源電位と 高電源電位の間に接続され、 ゲート電極を書き込みイネ一ブル信号に接続された 第 3のトランジスタとから構成されても良い。
上記変形例による半導体記憶装置においては、 低電位切換え部は、 第 1及び第 2のィンバータ回路の低電源電位と接地電位の間に接続され、 ゲート電極をプリ チャージ信号に接続された第 1のトランジスタと、 ゲート電極を低電源電位に接 続された第 2のトランジスタと、 第 1及び第 2のィンバータ回路の低電源電位と 高電源電位の間に接続され、 グート電極を反転書き込みィネーブル信号に接続さ れた第 3のトランジスタとから構成されても良い。 本発明の第 2の態様による半導体記憶装置においても、 メモリセルは、 ループ 接続されて第 1及び第 2のデータ記憶ノードを形成する第 1及び第 2のィンバー タ回路と、 第 1及び第 2のデータ記憶ノードにそれぞれアクセスする第 1及び第 2のアクセス部と、 前記第 2のインバータ回路のドライブトランジスタに直列に 接続された保持制御部とを備える。 メモリセルは、 第 1及び第 2のインバータ回 路の高電位を切換える手段を有する。
第 2の態様による半導体記憶装置においては、 高電位を切換える手段が、 高電 源電位と電源との間に備えられた高電位切換え部である。
第 2の態様による半導体記憶装置においては、 高電位切換え部は、 第 1及び第 2のインバータ回路の高電源電位をメモリセルの書き込み時にはフローティング 状態とする。
第 2の態様による半導体記憶装置においては、 メモリセルは、 さらに第 1及び 第 2のィンバータ回路の低電源電位と接地電位との間に備えられた低電位切換え 部により第 1及び第 2のィンバータ回路の低電源電位を切換える。
第 2の態様による半導体記憶装置においては、 高電位切換え部は、 第 1及ぴ第 2のィンバータ回路の高電源電位と電源との間に接続され、 ゲート電極を書き込 みィネーブル信号に接続された第 1のトランジスタにより構成される。
本発明の第 3の態様による半導体記憶装置においては、 メモリセルほ、 ループ 接続されて第 1及び第 2のデータ記憶ノ一ドを形成する第 1及び第 2のィンバー タ回路と、 第 1及ぴ第 2のデータ記憶ノードにそれぞれァクセスする第 1及び第 2のアクセス部と、 第 2のインバータ回路のドライブトランジスタに直列に接続 された保持制御部と、 レプリカメモリセルとを備える。 メモリセルは、 レプリカ メモリセルの読み出し所要時間をパルス幅とする制御信号により制御される。 第 3の態様による半導体記憶装置においては、 メモリセルの読み出し時には保 時制御部は、 制御信号により、 第 2のィンバータ回路のドライブトランジスタを 非導通とする。
第 3の態様による半導体記憶装置においては、 制御信号により、 読み出しヮー ド線信号を発生させ、 読み出しヮード線信号の活性化パルス幅は制御信号のパル ス幅と同じである。 本発明の第 4の態様による半導体記憶装置においては、 メモリセルは、 ループ 接続されて第 1及び第 2のデータ記憶ノードを形成する第 1及び第 2のィンバー タ回路と、 第 1及び第 2のデータ記憶ノードにそれぞれアクセスする第 1及び第 2のアクセス部と、 第 2のインバータ回路のドライブトランジスタに直列に接続 された保持制御トランジスタとを備える。 メモリセルの読み出し時には、 保持制 御トランジスタのリーク電流叉は第 2のアクセス部のリーク電流を大きくする。 第 4の態様による半導体記憶装置においては、 メモリセルの読み出し時には、 保持制御トランジスタ又は第 2のアクセス部に入力される低電位を接地電位より も高い電位とすることでリーク電流を大きくする。
本発明の第 5の態様による半導体記憶装置は、 7個のトランジスタで構成され、 L字形領域内にレイアウトされたメモリセルを複数個、 ミラー反転形式にてレイ アウトして成るメモリセルァレイを含む。 半導体記憶装置は、 メモリセルァレイ の中央部のスペースに低電位切換え部又は高電位切換え部を構成する素子をレイ ァゥトしたことを特徴とする。
本発明の第 6の態様による半導体記憶装置においては、 メモリセルは、 ループ 接続されて第 1及び第 2のデータ記憶ノ一ドを形成する第 1及ぴ第 2のィンバー タ回路と、 第 1及び第 2のデータ記憶ノードにそれぞれァクセスする第 1及び第 2のアクセス部と、 第 2のインパータ回路のドライブトランジスタに直列に接続 された第 1のトランジスタと、 レプリカメモリセルとを備える。 レプリカメモリ セルを複数用いて多重化しても良い。
本発明の第 7の態様によれば、 メモリセルを含む半導体記憶装置の駆動方法が 提供される。 メモリセルは、 ループ接続されて第 1及び第 2のデータ記憶ノード を形成する第 1及び第 2のィンバータ回路と、 第 1及び第 2のデータ記憶ノ一ド にそれぞれアクセスする第 1及び第 2のアクセストランジスタと、 第 2のインバ ータ回路のドライブトランジスタに直列に接続された第 1のトランジスタとを含 む。 第 2のアクセストランジスタのオフリーク電流と第 2のインバータ回路のド ライブトランジスタ.のオフリーク電流の和と、 第 2のインバータ回路の負荷トラ ンジスタのオフリーク電流と、 の大 /J、関係、に応じて、 第 1のトランジスタのオフ 時間が制御される。 本発明の第 8の態様による半導体記憶装置の駆動方法においても、 メモリセル は、 ループ接続されて第 1及び第 2のデータ記憶ノ一ドを形成する第 1及び第 2 のインバータ回路と、 第 1及ぴ第 2のデータ記憶ノードにそれぞれアクセスする 第 1及び第 2のアクセストランジスタと、 第 2のインバータ回路のドライブトラ ンジスタに直列に接続された第 1のトランジスタとを含む。 特に、 第 2のァクセ ストランジスタのリーク電流または第 2のインバータ回路のドライブトランジス タのリーク電流が制御される。
本発明の第 9の態様による半導体記憶装置においても、 メモリセルは、 ループ 接続されて第 1及ぴ第 2のデータ記憶ノ一ドを形成する第 1及び第 2のィンバー タ回路と、 第 1及び第 2のデータ記憶ノードにそれぞれアクセスする第 1及ぴ第 2のアクセストランジスタと、 第 2のィンバータ回路のドライブトランジスタに 直列に接続された第 1のトランジスタとを備える。 メモリセルは、 更に第 1のィ ンバータ回路の低電源電位と接地電位の間に、 ゲート電極に反転書き込み信号を 入力される第 2のトランジスタを備える。
本発明の第 1 0の態様によれば、 ループ接続されて第 1及び第 2のデータ記憶 ノ一ドを形成する第 1及び第 2のィンバータ回路と、 第 1及び第 2のデータ記憶 ノードにそれぞれアクセスする第 1及ぴ第 2のアクセス部と、 第 2のインパータ 回路のドライブトランジスタに直歹【Jに接続された第 1のトランジスタとを備えた メモリセルを含む半導体記憶装置の駆動方法が提供される。 メモリセルは、 該メ モリセルの書き込み時に第 1及び第 2のインバータ回路の少なくとも一方の低電 源電位を切換える。
第 1 0の態様による半導体記憶装置の駆動方法においては、 メモリセルは、 該 メモリセルの書き込み時に第 1のィンバータ回路の低電源電位をフローティング 状態とする。
本発明の第 1 1の態様による半導体記憶装置の駆動方法においても、 メモリセ ルは、 ループ接続されて第 1及び第 2のデータ記憶ノードを形成する第 1及び第 2のィンバータ回路と、 第 1及び第 2のデータ記憶ノ一ドにそれぞれアクセスす る第 1及ぴ第 2のアクセス部と、 第 2のインバータ回路のドライブトランジスタ に直列に接続された保持制御部とを備える。 メモリセルは、 第 1及び第 2のイン バータ回路の低電源電位を、 メモリセルの読み出し ·書き込み時には接地電位に し、 データ保持時には接地電位より高い低電位とする。
発明の効果：
本発明による半導体記憶装置におけるメモリセルは、 ループ接続されて第 1及 ぴ第 2の記憶ノードを形成する第 1及び第 2のインバータ回路と、 第 1及び第 2 の記憶ノードにそれぞれアクセスする第 1及び第 2のアクセス部と、 第 2のイン バータ回路のドライブトランジスタに直列に接続された保持制御部とを備える。 メモリセルは、 第 1のインバータ回路、 又は第 1及び第 2のインパータ回路の低 電源電位と接地電位との間に備えられた低電位切換え部により、 低電源電位を切 換える構成とすることで、 リーク電流の削減及び書き込みマージンが拡大される 効果が得られる。
また、 上記メモリセルにおいて、 レプリカメモリセルの読み出し時間をパルス 幅として出力される信号を用いて、 保持制御部のオフ期間、 読み出し活性化期間 を制御することで、 読み出しマージンが拡大できる効果が得られる。 さらに読み 出し時に書き込みヮード線信号、 又は反転ヮード線信号の低電位を接地電位より 少しだけ高い電圧とすることで読み出し時の記憶データ破壊を防止し、 読み出し マージンが拡大できる効果が得られる。
本発明による半導体記憶装置において、 7個のトランジスタで構成されたメモ リセルの素子を L字形領域内にレイァゥトし、 メモリセルをミラー反転したメモ リセルァレイの中央部のスペースに、 低電位切換え部又は高電位切換え部を構成 する素子をレイアウトしたことで高集積の半導体記憶装置が得られる。 上記した 本発明の手法、 構成とすることで、 低電圧で高速動作する半導体記憶装置が得ら れる。 図面の簡単な説明
図 1は、 6個のトランジスタから成る従来の S R AMセルの回路図である。 図 2は、 6個のトランジスタから成る従来の S R AMセルにおけるバタフライ カーブを示す図である。
図 3は、 6個のトランジスタから成る従来の S R AMセルにおける S NMのチ ャンネル依存性を示す図である。
図 4は、 8個のトランジスタから成る従来の SRAMセルのプロック図である。 図 5は、 本発明による、 7個のトランジスタから成る SRAMセルの回路図で ある。
図 6 A〜図 6 Dは、 図 5に示された SRAMセルにおける読み出し、 書き込み 動作波形を示した図である。
図 7A、 図 7Bは、 図 5に示された SRAMセルにおける読み出し時の状態を 説明するための図で、 図 7 Aは記憶データ "0" を表わし、 図 7 Bは記憶データ "1" を表わす。
図 8A、 図 8Bは、 図 5に示された SRAMセルにおけるリーク電流の大小に よるバタフライカーブを表わす図である。
図 9は、 本発明の第 1の実施例における信号のプロック間の流れを説明する図 である。
図 10は、 第 1の実施例におけるレプリカプロックの回路構成を示した図であ る。
図 1 1は、 本発明における SRAMセルとレプリカブロックの動作波形を示し た図である。
図 1 2は、 本発明による SRAMセルのレプリカブロックを使用した読み出し 時の動作波形を示した図である。
図 1 3は、 本発明におけるレプリカ回路を多重化したレプリカブロック図であ る。
図 14A、 図 14Bは、 本発明の第 2の実施例における信号のブロック間の流 れを説明する図である。
図 1 5 〜図1 5Cは、 第 2の実施例のメーンワードドライバ出力回路を説明 する図で、 図 15 Aは出力段の回路を示し、 図 1 5 Bは動作波形を示し、 図 1 5 Cは低電位発生回路を示す。
図 1 6A、 図 1 6Bは、 本発明の第 3の実施例におけるメモリブロックの構成 (図 16A) と、 サブワードドライバの回路 （図 16B) を示した図である。 図 1 7 A、 図 1 7 Bは、 本発明の第 3の実施例における書き込みヮード線信号 の発生回路 （図 1 7A)、 読み出し/書き込み時の動作波形 （図 1 7B) を示した 図である。
図 1 8A〜図 18 Cは、 本発明の第 4の実施例における WPB発生回路 （図 1 8A)、 原理図 （図 18B)、 動作波形図 （図 18 C) である。
図 1 9A、 図 1 9Bは、 本発明の第 5の実施例における SRAMセルと低電位 切換え部の回路図 （図 19A)、 動作波形図 （図 1 9B) である。
図 20A、 図 2 O Bは、 本発明の第 6の実施例における SRAMセルと低電位 切換え部 （第 1の例） の回路図 （図 20A)、 動作波形図 （図 20B) である。 図 21A、 図 2 I Bは、 本発明の第 6の実施例における SRAMセルと低電位 切換え部 （第 2の例） の回路図 （図 21A)、 動作波形図 （図 2 1 B) である。 図 22A、 図 22Bは、 本発明の第 6の実施例における SRAMセルと低電位 切換え部 （第 3の例） の回路図 （図 22A)、 動作波形図 （図 22B) である。 図 23A、 図 23 Bは、 本発明の第 7の実施例における SRAMセルと低電位 切換え部の回路図 （図 23A)、 動作波形図 （図 23 B) である。
図 24A、 図 24B'は、 本発明の第 8の実施例における SRAMセルと低電位 切換え部 （第 1の例） の回路図 （図 24A)、 動作波形図 （図 24B) である。 図 25A、 図 25 Bは、 本発明の第 8の実施例における SRAMセルと低電位 切換え部 （第 2の例） の回路図 （図 25A)、 動作波形図 （図 25B) である。 図 26A、 図 26Bは、 本発明の第 9の実施例における SRAMセルと高電位 切換え部の回路図 （図 26A)、 動作波形図 （図 26B) である。
図 27A、 図 27Bは、 本発明の第 1 0の実施例における SRAMセルと高電 位切換え部と低電位切換え部の回路図 （図 27 A：)、 動作波形図 （図 27B) であ る。
図 28A、 図 28 Bは、 本発明の第 1 1の実施例における低電位切換え部のレ ィァゥトを表わす図 （図 28 A)、 メモリセルアレイのレイァゥトを表わす図 （図 28 B) である。
図 29A、 図 29.Bは、 本発明の第 1 1の実施例における高電位切換え部のレ ィアウトを表わす図 （図 29 A) メモリセルァレイのレイアウトを表わす図 （図 29) である。 発明を実施するための最良の形態：.
以下、 本発明による SRAMセルについて図を用いて説明する。 図 5は 7個の トランジスタから成る本発明による SRAMセルの回路構成を示す図である。 図 6 A〜図 6 Dは本発明による S RAMセルの読み出し、 書き込み時の動作波形を 示す図である。 図 7A、 図 7 Bは本発明による SRAMセルの読み出し時の状態 図を示す。 図 8A、 図 8 Bは本発明による SRAMセルのリーク電流の差による S NMを示す。
図 5に示す S RAMセルは、 従来の 6個のトランジスタから成る S RAMセル に、 保持制御部としての NMO Sトランジスタ N 5が追加された 7個のトランジ スタで構成されている。 信号線は、 読み出しワード線 RWLと、 書き込みワード 線 WWLと、 読み出し Z書き込みの両用の読み出しビット線 RB Lと、 書き込み 専用となる書き込みビット線 WBLとから構成される。 なお、 図 5では、 保持制 御トランジスタ N 5は、 記憶ノード V 2とドライブ NMOS トランジスタ N 2と の間に追加されているが、 ドライブ NMOS トランジスタ N 2と接地電位 GND との間に挿入されていてもよい。
記憶ノ一ド V 2を入力とし記憶ノード V 1を出力する第 1の CMO Sィンパー タ回路は、 負荷 PMOS トランジスタ P 1とドライブ NMOS トランジスタ N1 とで構成される。 記憶ノード VIを入力とし記憶ノード V 2を出力する第 2の C MOSインバータ回路は、 負荷 PMOS トランジスタ P 2とドライブ NMOSト ランジスタ N 2と保持制御トランジスタ N 5とで構成される。 第 1及び第 2の C MO Sィンパータ回路はループ接続されて第 1及び第 2の記憶ノードを形成して いる。 読み出しビット線 RWLと記憶ノード VI 間に接続されたアクセス NM〇 トランジスタ N 3は読み出しヮード線信号 RWLにより記憶ノード V 1にァク セスする。 書き込みビット線 WBLと記憶ノード V 2間に接続されたアクセス N MOS トランジスタ N 4は書き込みヮード線信号 WWLにより記憶ノード V 2に アクセスする。以下の説明においては、 NMOS トランジスタはトランジスタ N、 PMOSトランジスタはトランジスタ Pと略記する。
保持制御トランジスタ N 5は第 2の CMO Sィンバータの記憶ノード V 2とド ライブトランジスタ N 2の間に挿入され、 そのドレイン、 ソース、 ゲートはそれ ぞれ記憶ノード V 2、 ドライブトランジスタ N 2のドレイン、 反転ヮード線信号 WLBに接続される。 反転ヮード線信号 W L Bにより保持制御トランジスタ N5 はオン/オフし、 第 1と第 2の CMOSインバータ回路のループ接続を導通/非 導通とする。 保持制御トランジスタ N 5により、 第 1と第 2の CMOSインバー タ回路のループ接続を切換えることで、 S RAMセルの保持状態を静的保持と動 的保持に切換える。
SRAMセルがアクセスされない保持状態においては、 反転ワード線信号 WL Bの高電位 "1" により保持制御トランジスタ N 5はオン状態であり、 負荷トラ ンジスタ P 2とドライブトランジスタ N 2は保持制御トランジスタ N 5を介して 接続され第 2の CMO Sインバータ回路を形成する。 このことで、 第 1の CMO Sィンバータ回路と、 第 2の CMOSィンバータ回路とはループを形成して接続 されることで、 安定的に情報を保持できる。 このようにループ接続されて保持す ることを静的保持と称する。
S RAMセルがアクセスされた状態においては、 反転ヮード線信号 WLBの低 電位 " 0 " により保持制御トランジスタ N 5はオフ状態であり、 負荷トランジス タ P 2とドライブトランジスタ N 2とは切り離される。 第 1及ぴ第 2の CMOS インバータ回路はループ接続が切られ保持回路を構成しなくなるが、 メモリセル がアクセスされる期間である短期間では切断前の状態を保持することができる。 この保持状態を動的保持と称する。 保持制御トランジスタ N 5は S RAMセルの 保持状態を静的保持と動的保持に切換える。
次に図 6 A〜図 6 Dを用いて読み出し、 書き込み時の動作を説明する。 図 6 A に "0"読み出し、 図 6Bに "1" 読み出しを示す。 図 6じに "0"書き込み、 図 6Dに "1" 書き込みを示す。 ここでメモリセルのデータ "0" 及ぴ "1" は 記憶ノード VIに対するデータの状態である。 読み出し動作の際には、 読み出し ヮード線信号 RWLは高電位 " 1 " に、 またその反転ヮード線信号 WL Bは低電 位 "0" にそれぞれが設定される。 書き込み用ワード線 WWLは低電位 "0" に 設定されている。 書き込み動作の際には、 読み出しワード線信号 RWLと書き込 み用ヮード線 WWLとを高電位 " 1 " に、 反転ヮード線信号 WL Bを低電位 " 0 " にそれぞれが設定される。
図 6 Aに示される記憶ノード V 1が低電位 " 0 " (記憶ノード V 2は高電位 "1") の読み出しの場合は、 読み出しワード線信号 RWLが高電位 "1" でァク セストランジスタ N 3がオンし、 読み出しビット線 RB Lと記憶ノード V 1は導 通される。 反転ヮ一ド線信号 W L Bが低電位 " 0 " に制御されるので保持制御ト ランジスタ N 5はオフする力 記憶ノード V 2は高電位" 1"を動的に保持する。 従ってドライブトランジスタ N 1がオン状態のままである。 読み出しビット線 R B Lの高電位 " 1 " が放電され低電位 " 0 " になり、 記憶ノード V 1における低 電位 "0" を読み出しビット線 RBLに読み出す。 このとき、 記憶ノード VIが 一時的に低電位 "0" から上昇したとしても第 2の CMOSインバータの記憶ノ ード V 2は高電位 " 1 " を保持し続けることで読み出しビット線 B Lの電位は低 電位 "0" に放電される。 従って、 記憶データが破壊されることなく読み出し動 作が可能である。
一方、図 6 Bに示される記憶ノード V 1が高電位 " 1 " (記憶ノード V 2は低電 位 "0") の読み出しの場合は、 読み出しワード線信号 RWLが高電位 "1" でァ クセストランジスタ N 3がオンし、 読み出しビット線 RB Lと記憶ノード V 1は 導通される。 保持制御トランジスタ N 5がオフするが記憶ノード V 2は低電位 "0" を動的に保持する。 ドライブトランジスタ N 1がオフであり、 記憶ノード V 1と読み出しビット線 RB Lはともに高電位 "1" であり、 読み出しビット線 RB Lにおいて放電動作が行われることなしにそのまま、 記憶ノード V 1におけ る高電位 "1" を読み出しビット線 RB Lに読み出すことになる。 従って、 読み 出しビット線 R B Lの電位、 記憶ノ一ド V 1及び記憶ノード V 2の両者での電位 はそれぞれに変化しない。
図 6 Cに示される "0" 書き込み時には、 読み出しワード線信号 RWL及び書 き込みワード線信号 WWLが高電位 " 1" となり、 アクセストランジスタ N 3及 ぴ N4が活性化される。 反転ワード線信号 WLBは低電位 "0" となり保持制御 トランジスタ N 5はオフする。 読み出しビット線 RBLには書き込みデータであ る低電位 "0"、 書き込みビット線 WBLには反転データである高電位 "1"が印 加される。 記憶ノード VIには書き込みビット線 WBLの低電位 " 0" が書き込 まれ、 さらに記憶ノード V 2には読み込みビット線 RB Lの高電位 " 1 " が書き 込まれ、 ドライブトランジスタ N 1がオン、 負荷トランジスタ P 1がオフするこ とで、 メモリセルに "0" 書き込みが行われる。
図 6 Dに示される "1" 書き込み時には、 読み出しワード線信号 RWL及び書 き込みワード線信号 WW Lが高電位 " 1" となり、 アクセストランジスタ N 3及 び N 4が活性ィヒされる。 反転ヮ一ド線信号 W L Bは低電位 " 0 " となり保持制御 トランジスタ N5はオフし、 読み出しビット線 RB Lには書き込みデータである 高電位 "1"、 そして書き込みビット線 WB Lには反転データである低電位 "0" が印加される。 記憶ノード V 2には書き込みビット線 WBLの低電位 "0" が書 き込まれ、 さらに記憶ノード VIには読み込みビット線 RBLの高電位 "1" が 書き込まれ、 トランジスタ N 1がオフ、 トランジスタ P 1がオンすることで、 メ モリセルに "1" 書き込みが行われる。
次に、 7翻のトランジスタで構成された SRAMセルの動的保持について考察 する。 _図 7Aの "0" 読み出し動作においては、 読み出し操作に伴い、 記憶ノー ド VIが一時的に低電位 "0"から上昇するが、高電位 "1"まで達しないため、 負荷トランジスタ P 2を通してオン電流 Ion_P2が記憶ノード V 2に供給される。 アクセストランジスタ N 4及び保持制御トランジスタ N 5はオフされており、 記 憶ノード V 2を高電位 "1" に安定保持することが可能である。
一方、 図 7Bの "1" 読み出し動作においては、 保持制御トランジスタ N 5が オフされることで、 記憶ノード V 2を低電位 "0" に引き下げていた電流パスが 遮断される。 記憶ノード V 2に接続されるトランジスタ P 2、 N5, N4は全て オフ状態、 記憶ノード V 2はフローティング状態となり、 低電位 "0" を確実に 保持することが困難になる。 但し、 これは、 トランジスタ P 2, N5, N4のォ フリーク電流の大小によって状況が異なる。 図 8A、 図 8 Bにこれらのリーク電 流による SNMを示す。 ここで、 トランジスタ P 2、 N 5, N4のオフリーク電 流を、 それぞれ、 Ioff_P 2、 Ioff— N5、 I off— N 4とする。
図 8 Aに示す I of:f— N 4 + I off— N 5 >> I off_P 2の条件を満足する場合、 反転ヮード線信号 WL Bが低電位 "0" となり、 保持制御トランジスタ N 5がォ フすることで第 2のィンバータ回路の入出力特性は大きく右側にシフトされる。 これにより、 " 0 " 読み出しマージンは大きく拡大し、 " 1 " 読み出しマージンは 小さくなるが、記憶ノード V 2が低電位を保持することができるため、 " 1 "読み 出しマージンは確保される。
図 8 Bに示す I off_N 4 + I off_N 5 < I off_P 2の条件を満足する場合、 反 転ヮード線信号 W L Bが低電位 " 0 " となり、 保持制御トランジスタ N 5がオフ することで第 2のィンバータ回路の入出力特性は大きく右側にシフトされるだけ でなく、第 2のインバータ回路の出力である記憶ノード V 2が " 0 "に達しない。 これは、 記憶ノード V 2の電位 " 0 " が負荷トランジスタ P 2のリーク電流によ り充電され、 最終的に電位 " 1 " まで上昇し、 記憶データが破壊されることを意 味している。
図 8 Bに示す I off_N 4 + I off_N 5 < I off_P 2の条件を満足する場合、 静 的にデータを保持することができないが、本 S R AMセルを時間制御することで、 動的にデータを保持することが可能である。ここで、記憶ノード V 2の低電位" 0 " がドライブトランジスタ N 1の閾値電圧まで上昇する時間をリテンション時間、 保持制御トランジスタ N 5がオフしてから読み出し動作が終了して保持制御トラ ンジスタ N 5がオンするまでの時間を、 保持制御トランジスタ N 5のオフ時間と する。 リテンション時間 >保持制御トランジスタ N 5のオフ時間の場合には、 記 憶ノード V 2の低電位 " 0 " がドライブトランジスタ N 1の閾値電圧まで上昇す る前に、 読み出し動作が終わり、 保持制御トランジスタ N 5がオンすることで、 正常読み出し動作が行われる。 一方、 リテンション時間 <保持制御トランジスタ N 5のオフ時間の場合に.は、 記憶ノード V 2の " 0 " 電位がドライブトランジス タ N 1の閾値電圧まで上昇し、 オンすることで記憶ノード V 2のデータが破壊さ れ、 正常な読み出し動作が行われない。 し力 し、 保持制御トランジスタ N 5のォ フ時間を短くすることでデータ破壌を伴わずに読み出しが行われる。
本発明では保持制御トランジスタ N 5のオフ時間を読み出し完了時間で決定す ることにより、 記憶ノード V Iの高電位 " 1 " を、 一定時間、 安定に保持する半 導体装置を提供するものである。
また、 読み出し時に保持制御トランジスタ N 5のリーク電流又はアクセストラ ンジスタ N 4のリーク電流を制御して、 I off— N 4 + I off_N 5 > > I off_P 2 とすることで記憶データを安定に保持する半導体記憶装置を提供するものである。 本発明の 7個のトランジスタから成る S R AMセルは、 微細化されたチャンネ ル長 1 0 0 n m以下のトランジスタが使用されるが、 第 1のインバータ回路と第 2のィンバータ回路の低電源電位を切換えることによりリーク電流の削減を実現 する半導体記憶装置を提供する。 これは以下の理由による。 S R AMセルの低電 源電位及び記憶ノ一ドの一方が接地電位から上昇することで、 アクセストランジ スタにおいてソース電位が接地電位より高くなり、 バックバイアス効果とバック ゲート効果によってアクセストランジスタのリーク電流は減少する。 すると、 ド ライブトランジスタのソース電位が接地電位より高くなり、 バックバイアス効果 によってドライブトランジスタのリーク電流が減少する。 更に、 負荷トランジス タではドレイン ' ソース間の電位が低減してリーク電流が減少する。
また、 本発明では、 書き込み時に 7個のトランジスタから成る S R AMセルの 高電源電位を電源電位よりも低くする、 もしくは低電源電位を接地電位よりも高 くすることにより書き込みマージンの拡大を実現する半導体記憶装置を提供する。 これは、 オンして記憶ノードにおいてデータを保持するドライブトランジスタ及 び負荷トランジスタにおいて、 ゲート ·ソース間電圧が低減することで記憶ノー ドを保持する電流が弱まることにより、 アクセストランジスタからの書き込みが 容易になるためである。
本発明の半導体記憶装置の構造と制御方法、 および周辺回路について図面を参 照して詳細に説明する。 '
[第 1の実施例]
図 9 図 1 3を参照して第 1の実施例について説明する。 第 1の実施例の半導 体装置は、 図 5に示す 7個のトランジスタで構成された S R AMセルを用レ、、 読 み出し時の S R AMセルのデータ保持をより確実にするために保持制御トランジ スタのオフ状態を最小のパルス幅とすることで、 S R AMセルの保持データの破 壊を防止する実施例である。
図 9は信号の流れを説明するためのプロック構成を示し、 図 1 0はレプリカプ ロックを示す。 図 1 1はレプリカブロックの動作波形を示し、 図 1 2は S R AM ブロック及び S R AMセルの動作波形を示す。 図 1 3は多重化されたレプリカプ ロックを示す。
図 9に示す半導体記憶装置 1は、 mヮード、 nビットの S RAMセルを備えた ブロック 2が MX Nの行列状に配置されている。 各ブロックはサブヮードドライ バとセンスアンプ （いずれも図示せず） とを有する。 サブワードドライバはメー ンワードドライバ 3からの信号とブロック選択信号により選択されたヮ一ド線を 活性化することで SRAMセルをアクセスし、 センスアンプ、 Yデコーダ及ぴデ ータ回路 4を経由してデータのやり取りを行う。 以下の説明では、 本発明に関係 する部分のみを説明し、 その他の回路構成及び動作については従来例と同様であ るので説明は省略する。
クロック信号、 コマンドが入力されるコントロールプロック 5からのプリヮー ド信号 WL Pにより、 レプリカブロック 6で第 2のプリヮード信号 WL P 2を生 成する。 第 2のプリヮ一ド信号 WL P 2のパルス幅はレプリカプロック 6のレプ リカ S R AMセルの読み出し所要時間に設定される。 メーンワードドライバ 3は 入力された第 2のプリワード信号 WLP 2及びアドレス信号 （図示せず） から、 選択された反転ヮード線信号 WL Bを生成し、 プロック 2のサブヮードドライノ に出力する。 サブワードドライバは、 反転ワード線信号 WLBとブロック選択ァ ドレス信号とを入力され、 選択されたヮード線を活性化する。
図 1 0にレプリカブロック 6の構成を示す。 レプリカブロック 6はブロック 2 内の SRAMセルの読み出し完了時間を検出するように構成されている。 レプリ カブ口ック 6は、 7個のトランジスタから成るレプリカ SRAMセルと、 プリチ ヤージトランジスタ 1 1及びィンバータ 12を含むセンスアンプとからなるレブ リカ回路 10と、 論理回路とから構成される。 レプリカ SRAMセルの各トラン ジスタサイズはメモリセルァレイの正規の S RAMセルと同一であり、 記憶デー タは "0"となるように接続される。記憶データとして" 0"に設定するのは" 0" の読み出し時間が "1" の読み出し時間より長いことによる。 ここで、 記憶ノー ド V 1に蓄えられたデータを SRAMセルのデ^ "タと称する。
レプリカ S RAMセルは第 2の CMO Sインパータ回路の入力が GNDに接続 され記憶データを "0" に固定されている。 読み出しワード線にはプリワード信 号 WLPが供給され、 書き込みワード線、 書き込みビット線、 保持制御トランジ スタのゲートは GNDに固定されている。 ここでブロック内における正規の S R AMセルの読み出し時間と同じくするためには、 プロック 2内と同数の S RAM セルで構成してもよく、 または、 読み出しワード線には nビット相当分の容量、 読み出しビット,線には mヮード相当分の容量となるように容量をそれぞれ付加し、 等価的に構成してもよい。
読み出しビット線 RBLはセンスアンプに接続され、 センスアンプのインバー タ回路 1 2で反転され反転読み出しビット線信号 B L Bとして、 論理回路に入力 される。 論理回路は、 インバータ 1 3、 NAND回路 14、 インバータ 1 5から 構成される。 ィンバータ 13は入力された反転読み出しビット線信号 B L Bをさ らに反転させて出力する。 NAND回路 14はインパータ 1 3からの出力と、 プ リヮード線信号 WL Pとが入力され、 プリヮード線信号 WL Pのパルス幅を読み 出しビット線からの信号により狭める。 さらに N AND回路 14からの信号を反 転させ、 第 2のプリヮード線信号 WL P 2としてィンバータ 1 5より出力する。 第 2のプリヮード線信号 WL P 2は NAND回路 14と、 インバータ 15とによ り遅延させられる。 しかし、.従来構成においてもメーンワードドライバやコント ロールブロックにおいて、 プリヮード線信号 WL Pのバッファリングを行うため の遅延がある。 このため、 遅延時間のオーバーヘッドはインバータが NAND回 路に変更された点のみである。
これらのレプリカブロック 6における信号の流れを図 1 1の動作波形を参照し て説明する。 図 1 1には、 ティピカルセル、 ワーストセルの読み出し、 及ぴレプ リカブロックの読み出しを対比させて示している。 正規の SRAMセルは、 読み 出しワード線信号 RWLが高電位 "1" となってアクセストランジスタ N 3が導 通すると、 高電位 "1" にプリチャージされた読み出しビット線 RBLの電位は 徐々に低下する。 そして、 読み出しビット線 RB Lの電位がインバータ 1 2の論 理閾値より低くなるとインバータ 1 2は反転しその反転読み出しビット線信号 B LBを高電位 "1" として出力する。 ワード線信号 RWLが高電位 "1" となつ てから、 反転読み出しビット線信号 BLBを高電位 " 1" として出力するまでの 時間を読み出し時間とする。 このとき、 ワーストセルの読み出し時間はティピカ ルセルの読み出し時間よりも大きレ、。 プリヮード線信号 W L Pが高電位 "1" となり、 レプリカブロック 6の反転読 み出しビット線信号 B LBを高電位 "1" として出力するまでの時間をレプリカ プロック 6の読み出し時間とする。 このとき、 レプリカブロック 6の読み出し時 間は、 もっとも遅いワーストセルの読み出し時間よりも大きい必要があり、 レプ リカプロック 6におけるセンスアンプのインパータ 12の論理閾値を低く設定す ることで、 レプリカブロック 6の読み出し時間を、 ワーストセルの読み出し時間 よりも大きくする。
図 1 0に示すレプリカブロック 6の動作は以下の通りである。 プリワード,锒信 号 W LPの高電位 "1" がレプリカ SRAMセルの読み出しワード線と、 論理回 路の N AND回路 14に入力される。 N AND回路 14の出力はィンバータ 1 5 を経由して第 2のプリヮード線信号 W LP 2は高電位 "1" になる。 レプリカ S RAMセルではアクセストランジスタ N3が導通し、 高電位 " 1" にプリチヤ一 ジされた読み出しビット線 RBLの電位は徐々に低下する。 読み出しビット線 R BLの電位がインバータ 1 2の論理閾値より低くなるとインバータ 12は反転し、 その出力 BLBを高電位 " 1" とする。 しかし、 インバータ 1 2の論理閾値は低 く設定されていることから、 その反転時間はワーストセルにおける反転時間より も遅い。 インバータ 1 2からのデータ BLBは論理回路に入力され、 インバータ 13、 NAND回路 14、 インバータ 15を介して第 2のプリワード線信号 WL P 2は低電位 " 0 " となる。 したがって第 2のプリワード線信号 WL P 2は読み 出しヮード線立ち上がり時期から、 読み出し完了時間までの読み出し所要時間を パルス幅としている。
図 1 2に、 読み出しワード線のパルス幅をレプリカブロックの読み出し時間と した読み出し時の動作波形を示す。 図 9と図 12とをあわせてその動作を説明す る。
コントロールブロック 5はク口ック信号を入力され、 プリヮード線信号 WL P を出力する。 レプリカプロック 6は入力されたプリワード線信号 WLPからレブ リカ S RAMセルの読み出し所要時間をパルス幅とする第 2のプリヮード線信号 WLP 2を生成する。 メーンワードドライバ 3はァドレス信号により選択された ドライバから入力された第 2のプリヮード線信号 WL P 2を反転し反転ヮード線 信号 WLBとして、 ブロック 2のサブワードドライバに出力する。 サブワードド ライバではさらにヮ一ド線を選択し、 1本の読み出しヮード線 RWLを活性化す る。 活性化されたメモリセルに接続された読み出しビット線 R B Lは、 記憶ノ一 ド VIの "0" を読み出し、 センスアンプのインバータ 1 2で反転させ、 反転ビ ット線信号 B LBとする。 センスアンプからの出力は読み出しデータ線信号 RD Lとして、 Yデコーダ及びデータ回路 4に送られる。
通常、 S RAMセルの読み出しヮード線信号 RWLと反転ヮード線信号 B L B はプリヮード線信号 WL Pと同じパルス幅の活性化幅を有している。 そのため読 み出し時間及び保持制御トランジスタ N 5がカットオフされる時間はプリワード 線信号 WLPのパルス幅と同等である。 しかし、 本実施例においてはレプリカ回 路によりメモリセルの読み出し完了時間を検出し、 反転ヮード線信号 WLB及び 読み出しヮード線信号 RWLのパルス幅を必要最低限の読み出し所要時間として いる。 したがって、 保持制御トランジスタ N 5のオフ時間が短く設定され、 記憶 ノード V 2のリテンション時間が保持制御トランジスタ N 5のオフ時間より大き くなり、 記憶ノード V 2の "0 " 電位がドライブトランジスタ N 1の閾値電圧ま で上昇する前に、 読み出し動作が終わり、 保持制御トランジスタ N 5がオンする ことで、 正常読み出し動作が行われる。
図 1 3にはレプリカ回路を 2個多重化したレプリカブロックを示す。 本実施例 においては、 ワーストセルの読み出し時間よりもレプリカ回路の読み出し時間が 大きくなるように設計している。 しかしながら、 バラツキの影響によって、 レプ リカ回路の読み出し時間が小さくなつた場合、 ワーストセルにおいて誤動作する 可能性がある。 これに対し、 レプリカ回路を多重化して、 最も遅く動作するレプ リカセルを選択することで、 バラツキによってワーストセルが誤動作してしまう 確率を削減できる。
図 1 3のレプリカプロックはレプリカ回路 10— 1、 10— 2を備える。 それ ぞれのレプリカ回路 10— 1， 10— 2からの反転読み出しビット線信号 B L B 1， BLB 2が NAND回路 1 6に入力される。 続いて、 NAND回路 16の出 力とプリヮード線信号 WLPとが NAND回路 14に入力され、 NAND回路 1 4の出力が入力されたインバータ 1 5は第 2のプリワード茅泉信号 WLP 2を出力 する。
図 1 0のレプリカブロックと比較すると、 本実施例のレプリカブロックはレプ リカ回路 1 0— 1、 1 0— 2と 2重ィ匕され、 図 1 0のインバータ 1 3が 2入力 N AN D回路 1 6に変更されている。 レプリカ回路 1 0— 1、 1 0— 2は前記した レプリカ回路 1 0と同一であり、 反転読み出しビット線信号 B L B 1 , B L B 2 をそれぞれ出力する。 NAN D回路 1 6は 2つのレプリカ回路 1 0— 1 , 1 0— 2がともに読み出し完了した時点で出力 " 0 " となる。 したがって、 レプリカ回 路を 2重化させることでより遅いレプリカ回路の読み出し時間によつてパルス幅 を決定することができる。
上記したように、 読み出しヮード線信号 RWLと反転ヮード線信号 WL Bとの パルス幅をレプリカブロックによる S R AMセルの読み出し所要時間とする。 こ のような構成とすることで、 S R AMセルの保持制御トランジスタ N 5は S R A Mセルの読み出し完了時点でオン状態に復帰し、 S R AMセルの 2つのィンバー タ回路はループ接続され安定的な保持状態となる。 保持制御トランジスタ N 5の カットオフ時間を短くすることで、 記憶ノード V 2の " 0 " 電位がドライブトラ ンジスタ N 1の閾値電圧まで上昇する前に、 保持制御トランジスタ N 5がオン状 態となり読み出し動作が正常に行われることになる。 すなわち、 保持制御トラン ジスタ N 5のカツ トオフ時間を、 記憶ノード V 2のリテンション時間よりも短く することで、 読み出し動作が正常に行われることになる。 - 本実施例においては、 レプリカ回路により読み出し完了時間を検出し、 読み出 し所要時間を反転ヮード線信号 WL Bのパルス幅とし、 このパルス幅の期間を読 み出しヮード線信号 RWLの活性化期間とし、 また保持制御トランジスタをオフ させる期間とする。 保持制御トランジスタのオフ期間を最小とすることで、 記憶 ノードの反転を防止し、 正常な読み出し動作を行うことができる。 このような構 成とすることで高速動作可能な S R AMセル、 及び半導体記憶装置が得られる。
[第 2の実施例]
第 2の実施例を図 1 4 、図1 4；6、図1 5 〜図1 5 Cを参照して説明する。 第 2の実施例は、 読み出し時に記憶ノ一ド V 2のリーク電流を制御することで記 憶ノ一ド V 2のデータ保持を行う。 S R AMセルの保持制御トランジスタ N 5の 制御信号である反転ヮード線信号 W L Bの低電位 " 0 " レベルを接地電位 G N D より 0 . ：!〜 0 . 2 V高くし、 トランジスタ N 5のリーク電流 I off— N 5を大き くする。 これにより、 記憶ノード V 2におけるリーク電流を I off_N 4 + I off_ N 5 > > I off— P 2とし、 記憶データを保持させる。
図 1 4 A， 図 1 4 Bを用いて、 信号のブロック間の流れを説明する。 図 1 4 A は信号の流れを説明するブロック構成を示し、 図 1 4 Bは動作波形を示す。 半導 体記憶装置 1は、 セルァレイとして、 mヮード、 nビットの S R AMセルを備え たブロック 2が M X Nの行列状に配置されている。 各ブロックはサブワードドラ ィバとセンスアンプ （いずれも図示せず） を有し、 メーンワードドライバ 3と、 γデコーダ及びデータ回路 4と、 クロック信号及びその他の制御信号が入力され るコントローノレプロック 5から構成さ; ^る。
ク口ック信号及ぴその他の制御信号が入力されるコントロールブロック 5から のプリヮード線信号 W L Pはメーンヮードドライバ 3に入力される。 メーンヮー ドドライバ 3は、 入力されたプリヮード線信号 WL Pとァドレス信号により選択 された反転ヮード線信号 W L Bをメモリブロック 2のサブワードドライバに入力 する。 サブヮードドライバはメーンヮードドライバ 3からの反転ヮード線信号 W L Bとプロック選択信号により選択された読み出しヮード線信号 RWLを活性化 する。アクセスされた S R AMセルのデータは読み出しビット線 R B Lを経由し、 センスァンプで反転され反転ビット線信号 B L Bとなり、 さらに反転され読み出 しデータ線信号として、 Yデコーダ及ぴデータ回路 4に入力される。 メーンヮー ドドライバ 3からの反転ヮ一ド線信号 W L Bはサブワードドライバに入力される とともに S R AMセルの保持制御トランジスタ N 5のゲートに入力され、 保持制 御トランジスタ N 5の動作を制御する。 この反転ヮ一ド線信号 W L Bの低電位 " 0 " は接地電位よりも高レ、低電位 V S 1に設定されている。 接地電位よりも高 い低電位 V S 1とすることで、 読み出し時におけるアクセストランジスタ N 4の リーク電流を大きくする。
図 1 5 〜図1 5. Cはメーンワードドライバの出力段を説明する図である。 図 1 5 Aはメ^ "ンワードドライバの出力段の回路図であり、 図 1 5 Bはメーンヮー ドドライバの動作波形を示し、 図 1 5 Cはメーンワードドライバ出力段の低電位 VS 1の生成回路を示す。 メ一ンヮードドライバの出力段は高電源 VDDと低電 源 VS 1との間に、 PMOS トランジスタ P 41と NMOS トランジスタ N 41 で構成されたインバータ回路である。 入力信号 I Nはコントロールプロック 5か らのプリヮード線号 WLPと入力されるアドレス信号とが論理演算された結果の 信号であり、 選択されたメーンヮード線のみに反転ヮード線信号 WLBが出力さ れる。 反転ヮード線信号 WL Bの信号電位は図 15 Bに示すように高電位 " 1 " としては VDD、 低電位 " 0" としては VS1として出力される。
低電位 VS 1の発生回路としての図 1 5 Cの低電位発生回路を説明する。 低電 位発生回路ば PMOSトランジスタ P 42, NMOSトランジスタ N 42から構 成される。 トランジスタ P 42のドレイン、 ソース、 ゲートは、 それぞれ出力 V S l、 電源 VDD、 接地電位 GNDに接続されている。 トランジスタ N42のド レイン、 ソース、 ゲートは、 それぞれ出力 VS 1、 接地電位 GND、 出力 VS 1 に接続されている。 トランジスタ N 42はダイオード接続されており、 出力 VS 1はトランジスタ N 42の閾値電圧となる。 このときトランジスタ P 42の電流 供給能力を微小に設定することで、 出力 VS 1をわずかに接地電位よりも高く設 定できる。 反転ヮード線信号 WL Bの低電位 " 0 " が接地電位 GNDよりもわず かに高く設定されることで、 SRAMセルの保持制御トランジスタ N5のリーク 電流 I of;f_N 5を大きくできる。 記憶ノード V 2におけるリーク電流を I off_N 4 + I off— N 5 >> I off_P 2とし、記憶ノ一ド V 2の記憶データを保持させる。 第 2の実施例においては、 反転ヮード線信号 WL Bの低電位 " 0 " を接地電位 GNDよりもわずかに高い低電位 VS 1と設定する。 このことで SRAMセルの 保持制御トランジスタ N 5のオフ状態のリーク電流 I of:f_N 5を大きくし、 記憶 ノード V 2におけるリーク電流を Ioff— N4+ I of f_N 5 > > I off_P 2とする ことができる。 このような構成とすることで、 SRAMセルの記憶データを安定 的に保持させ、 正常な読み出し動作が行うことができる高速動作可能な S R AM セル、 及び半導体記憶装置が得られる。
[第 3の実施例] .
第 3の実施例を図 16 、図1 68、図1 7 、図1 7 Bを参照して説明する。 第 3の実施例は、 SRAMセルの書き込みビット線 WB Lに接続されたアクセス トランジスタ N 4のオフ状態のリーク電流を制御することで記憶ノ一ド V 2のデ ータ保持を行う。 SRAMセルの読み出し時には、 書き込みワード線信号 WWL は低電位 " 0" であり、 アクセストランジスタ N 4はオフである。 第 3の実施例 では書き込みヮード線信号 WWLの低電位" 0"レベルを接地電位 GNDより 0. ；!〜 0. 2V高くし、 アクセストランジスタ N4のリーク電流 I off_N4を大き くする。 これにより、 記憶ノード V2におけるリーク電流を Ioff_N4+ Ioff— N5 >> I off_P 2とし、 記憶データを保持させる。
図 1 6 Aはブロック 2の構成を示し、 図 1 6 Bはサブワードドライバの回路を 示す。 図 17 Aは書き込みワード線信号 WWLの発生回路を示し、 図 17Bは発 生回路の動作波形を示す。
図 16 Aに示すブロック 2は、 S RAMセルがマトリクス状に m行、 n列に配 置されて成る。 ブロック 2はさらに、 S RAMセルのそれぞれのワード線に接続 された m個のサブヮードドライノく 7と、 S RAMセルのそれぞれのビット線に接 続された n個のセンスアンプ 8とを備えている。 図 16 Bに示すサブワードドラ ィバ 7は、 N〇R回路 NR 1と NR 2から構成される。 NOR回路 NR1はメー ンワードドライバから入力される反転ヮード線信号 W L Bと、 反転読み出しプロ ック選択信号 RPBとを入力とし、 読み出しワード線信号 RWLを出力する。 N OR回路 NR 2はメーンワードドライバから入力される反転ヮード線信号 WLB と、 反転書き込みブロック選択信号 WPBとを入力とし、 書き込みワード線信号 WWLを出力する。
図 1 7 Aは、書き込みヮード線信号 WW Lを発生する NOR回路 NR 2を示し、 図 1 7 Bはその動作波形を示す。 NOR回路 NR2は、 PMOSトランジスタ P 21と NMOS トランジスタ N21， N22とから構成される。 トランジスタ P 21のドレイン、 ソース、 ゲートはそれぞれ、 書き込みワード線信号 WW L、 電 源 VDD、 反転ワード線信号 WLBに接続される。 トランジスタ N21のドレイ ン、 ソース、ゲートはそれぞれ、書き込みヮード線信号 WW L、接地電位 GND、 反転ワード線信号 WLBに接続される。 トランジスタ N 22のドレイン、ソース、 ゲートはそれぞれ、 書き込みワード線信号 WWL、 接地電位 GND、 反転書き込 みブロック選択信号 W P Bに接続される。 NOR回路 NR 2の読み出し時の動作を図 17 Bの左側に示し、 書き込み時の 動作を図 1 7 Bの右側に示す。 読み出し動作においては、 反転ワード線信号 WL Bは低電位 "0" に、 反転書き込みブロック選択信号 WPBは高電位 "1" とな る。 トランジスタ P 21、 N22はオン状態、 トランジスタ N 21はオフとなる。 書き込みヮード線信号 WW Lはトランジスタ P 21と N22との抵抗分割によつ て、 出力の低電位 "0" が決定される。 この低電位 "0" を接地電位 GNDでは なく、 0. 1〜0. 2 Vの電位となるよう トランジスタ P 21と N22の駆動能 力比を設定する。 この低電位 "0" を 0. 1〜0. 2 Vの電位とすることで、 読 み出し時にはアクセストランジスタ N4のリーク電流 I off_N4を大きくできる。 このことで記憶ノード V 2におけるリーク電流は、 I of f— N 4 + I off_N 5 >> I off_P 2となる。
書き込み動作においては、 反転ワード線信号 WLBは低電位 "0" に、 反転書 き込みブロック選択信号 WPBも低電位 " 0" となる。 トランジスタ P 21はォ ン状態、 トランジスタ N 21、 N 22はオフとなる。 書き込みヮード線信号 WW Lは、 トランジスタ P 21により高電位 " 1" となる。 また SRAMセルがァク セスされない場合には、 反転ワード 信号 WLBと、 反転書き込みブロック選択 信号 WP Bはともに高電位 " 1 " であり、 トランジスタ P 21はオフ状態、 トラ ンジスタ N2 1、 N22はオンとなる。 このため、 書き込みワード線信号 WWL は、 低電位 "0" となる。
第 3の実施例においては、 読み出し時の書き込みヮード線信号 WWLの低電位 "0" を接地電位 GNDよりもわずかに高く設定することで、 SRAMセルのァ クセストランジスタ N 4のオフリーク電流 I off一 N 4を大きくし、 記憶ノード V 2におけるリーク電流を I off_N 4 + I off— N 5 >> I of f— P 2とすることがで きる。 このような構成とすることで、 SRAMセルの記憶データを安定的に保持 させ、 正常な読み出し動作を行うことができる高速動作可能な SRAMセル、 及 び半導体記憶装置が得られる。
[第 4の実施例] .
第 4の実施例を、 図 18A〜図 18 Cを参照して説明する。 第 4の実施例は、 第 3の実施例と同じくアクセストランジスタ N4のリーク電流を大きくするもの で、 その実現手段が異なる。 第 4の実施例においては、 反転書き込みブロック選 択信号 WPBの低電位 "0" を中間電位としてサブワードドライバに入力するこ とで、 書き込みワード線信号 WW Lの低電位 "0" を 0. ：!〜 0. 2Vとする。 書き込みヮード線信号 WW Lの低電位 " 0 " を接地電位 GNDより 0. 1〜0. 2V高くし、 アクセストランジスタ N4のリーク電流 I off— N4を大きくするこ とで、 記憶ノード V 2におけるリーク電流を I off_N 4 + I off_N 5 >> I off_ P 2とし、 記憶データを保持させる。
図 1 8 Aは反転書き込み選択ブロック信号 WPBの発生回路を示し、 図 1 8 B は WPB発生回路とサブワードドライバとを合体させた原理図、 図 18 Cはその 動作波形を示す。
図 1 8 Aに示す反転書き込み選択ブロック信号 WPBの発生回路は PMOSト ランジスタ P 31、 NMOS トランジスタ N31， N 32, N33から構成され る。 トランジスタ P 31のドレイン、 ソース、 ゲートのそれぞれは、 反転書き込 み選択ブロック信号 WPB、 電源 VDD、 書き込みィネーブル信号 WEに接続さ れる。 トランジスタ N31のドレイン、 ソース、 ゲートのそれぞれは、 反転書き 込み選択ブロック信号 WPB、 接地電位 GND、 書き込みイネ一プル信号 WEに 接続される。 トランジスタ N 32のドレイン、 ソース、 ゲートのそれぞれは、 反 転書き込み選択ブロック信号 WP B、 トランジスタ N 33のドレイン、 反転書き 込み選択ブロック信号 WPBに接続される。 トランジスタ N33のドレイン、 ソ ース、 ゲートのそれぞれは、 トランジスタ N 32のソース、 接地電位 GND、 プ リチャージ信号 PCに接続される。
上記発生回路の動作を、 図 18 Cを参照して説明する。 図 18 Cの左側は読み 出し時の波形を示し、 右側は書き込み時の波形を示す。 読み出し時には反転ヮー ド線信号が低電位 "0"、 プリチャージ信号 PCは高電位 "1"、 書き込みイネ一 ブル信号 W Eは低電位 " 0 " のままである。 プリチヤ一ジ信号 P Cの高電位 " 1 " により、 トランジスタ N 33がオンとなり、 反転書き込みプロック選択信号 WP Bは、 トランジスタ. N32， N33により低電位 " 0" に引き下げられる。 この ときの反転書き込みプロック選択信号 W P Bの低電位はトランジスタ N 32のゲ ートとドレインが接続されていることからトランジスタ N 32の閾値電圧 Vt h (0. 3 V) となる。 反転書き込みブロック選択信号 WPBの低電位がサブヮー ドドライバの NOR回路 NR 2 (図 17A) に入力され、 書き込みワード線信号 WWLの低電位 " 0" は 0. 1〜0. 2Vとなる。
書き込み時には反転ヮード線信号が低電位 "0"、 プリチャージ信号 P Cは高電 位 "1"、 書き込みィネーブル信号 WEは高電位 "1" となる。 トランジスタ P 3 1はオフ、 トランジスタ N 3 1とトランジスタ N 33とがオンとなり、 反転書き 込みブロック選択信号 WPBは、 低電位 "0" として接地電位 GNDに引き下げ られる。 書き込みヮード線信号 WW Lは高電位 " 1 " となり書き込み動作が行わ れる。
読み出し時の書き込みヮード ,锒信号 WWLの発生について説明する。 反転書き 込み選択ブロック信号 W P Bの発生回路とサブワードドライバの N O R回路 N R 2とを接続し、 オフ状態のトランジスタを削除した場合の概略回路構成を図 18 Bに示す。 この回路はカレントミラーを構成することで、 トランジスタの閾値電 圧の変動に影響されないで、安定的な書き込みヮード線信号 WWLの低電位 "0" として接地電位よりも少し高い電位を出力することができる。 これらの回路を構 成するトランジスタのより好ましいサイズは以下の通りである。 トランジスタ P 31は m個配列されたサブワードドライバの m個のトランジスタ N 22を駆動可 能なサイズ Wp 31, トランジスタ P 21は n個配列された SRAMセルの n個 のアクセストランジスタ N 4を駆動可能なサイズ Wp 21とすることが好ましい c トランジスタ N 32はトランジスタ P 31の lZ4〜l/2倍、 トランジスタ N 32はトランジスタ P 31の 1〜 2倍とすることが好ましレ、。 さらにチャンネル 長は通常のトランジスタのチャンネル長より大きくすることがより好ましい。 第 4の実施例においても、 読み出し時の書き込みヮード線信号 WWLの低電位 "0" を接地電位 GNDよりもわずかに高く設定することで、 SRAMセルのァ クセストランジスタ N 4のオフ状態のリーク電流 I off— N 4を大きくし、 記憶ノ 一ド V 2におけるリーク電流を Ioff— N4+ I of f_N 5 >> I off— P 2とするこ とができる。 このような構成とすることで、 SRAMセルの記憶データを安定的 に保持させ、 正常な読み出し動作が行うことができる高速動作可能な S R AMセ ル、 及び半導体記憶装置が得られる。 [第 5の実施例]
第 5の実施例として、 7個のトランジスタで構成された SRAMセルのリーク 電流の削減について説明する。 第 5の実施例においては S R A Mセルを構成する 2つのィンバータ回路のソース電位である低電源電位を動作時/データ保持時に 切換え、 データ保持時は低電源電位を接地電位よりも高くすることによって、 S R AMセルのリーク電流を削減する。
従来の 6個のトランジスタで構成される S RAMセルに対して低電源電位を高 くしリーク電流を削減することは、 Μ· Yamaokaによる、 「A 300MHz 25 μ A/Mb Leak age On - Chip SRAMModule Featuring Process-Variation Immunity and Low-Leak age - Active Mode for Mob i 1 e-PhoneApp 1 i cat ion ProcessorJ ISSCC2004 Digest, 2004/2/18, pp. 494-495 (非特許文献 3 ) に記載されている。 しかし、 この非特 許文献 3には 7個のトランジスタの S R AMセル及び制御信号の生成方法に関し ては記載されていない。
以下に、 &1 ^^ルの高電源電位 00、 低電源電位 GNDの制御方法につ いて図 19A、 図 19 Bを参照して説明する。
図 1 9Aは回路図を示し、 図 5と同じ部分には同じ参照番号を付して詳細な説 明は省略する。 図 1 9 Bの左側には読み出しにおける信号の動作波形を、 右側に は書き込みにおける信号の動作波形を示す。図 19 Aに示す回路構成においては、 7個のトランジスタから成る SRAMの低電源電位側は NMO Sトランジスタ N 1， N 2のソースが節点 S L 1に共通に接続され、 節点 S L 1と接地電位 GND 間に低電位切換え部としての NMO S トランジスタ N15， N16が挿入、 接続 されている。 トランジスタ N15はドレイン、 ソース、 ゲートがそれぞれ、 節点 S L 1、 接地電位 GND、 プリチャージ信号 PCに接続されている。 トランジス タ N16はドレイン、 ソース、ゲートがそれぞれ、節点 SL 1、接地電位 GND、 節点 SL 1に接続され、 ダイオード接続されている。
図 1 9 Bの動作波形について説明する。 読み出し時 （図の左側） には、 反転ヮ 一ド線信号 WL Bは.低電位 " 0 "、 読み出しヮード線信号 RWLは高電位 "1"、 書き込みワード線信号 WW Lは低電位 "0" のまま、 プリチャージ信号 PCは高 電位 "1" に設定される。 プリチャージ信号 PCによりトランジスタ N15がォ ンすることで、 節点 S L 1は接地電位 GNDとなる。 したがって読み出し動作時 には、 通常の高電源電位 VDDと接地電位 GNDが SRAMセルに印加され、 通 常読み出しが行われる。
書き込み時 （右側） には、 反転ワード線信号 WLBは低電位 "0"、 読み出しヮ 一ド線信号 RWLは高電位 " 1 "、 書き込みヮード線信号 WW Lは高電位 "1"、 プリチャージ信号 PCは高電位 " 1" に設定される。 プリチャージ信号 PCによ り トランジスタ N1 5がオンすることで、 節点 S L 1は接地電位 GNDとなる。 したがって書き込み動作時にも、 通常の高電源電位 VDDと接地電位 GNDが S RAMセルに印加され、 通常書き込みが行われる。
読み出し Z書き込みが行われないデータ保持状態では、 反転ヮード線信号 WL Bは高電位 "1"、 読み出しワード線信号 RWLは低電位 "0"、 書き込みワード 線信号 WW Lは低電位 " 0 "、プリチヤ一ジ信号 P Cは低電位 " 0 "に設定される。 プリチャージ信号 PCにより トランジスタ N15がオフすることで、 節点 SL 1 の電位は接地電位よりも高 、低電位 V s s mとなる。 ここでトランジスタ N 16 はダイオード接続され、 そのドレインとゲートがともに節点 S L 1に接続されて いることから、 低電位 V s s mはトランジスタ N 16の閾値電圧となる。 ここで 例えば、 高電源電位 VDDを IV、 トランジスタ N16の閾値電圧が 0. 3Vと すれば、 低電位 V s s mは 0. 3 Vとなり、 電源電位差は 0. 7 Vに減少する。
SRAMセルの節点 SL 1が接地電位から上昇し、 アクセストランジスタのゲ ート 'ソース間の電位が低減することでトランジスタのリーク電流は減少する。 ドライブトランジスタの基板電位は接地電位 G NDに接続されているが、 節点 S L 1の電位が接地電位より高くなることでトランジスタのソース電位が上昇する ことになる。 トランジスタのソース電位が上昇することでバックバイアス効果に より トランジスタの閾値電圧が大きくなり、 リーク電流が減少する。 また、 負荷 トランジスタでは、節点 S L 1の電位が接地電位より高くなることで、 ドレイン · ソース間の電位が低減し、 若干リーク電流が減少する。 このように SRAMセル の節点 S L 1の電位が接地電'位より高くなることで、 S R AMセルのリーク電流 が減少する効果が得られる。
第 5め実施例においては、 SRAMセルの節点 S L 1と接地電位との間に、 プ リチャージ信号をゲート入力とするトランジスタ N 1 5とダイォード接続された トランジスタ N 1 6とから構成された低電位切換え部を設けている。 節点 S L 1 の電位を低電位切換え部により、 読み出し時と書き込み時には接地電位とし、 デ ータ保持状態においては低電位 V s smとすることで、 データ保持状態における リーク電流を削減できる。
[第 6の実施例]
第 6の実施例として、 第 5の実施例をさらに改良した SRAMセルのリーク電 流の削減について説明する。 第 6の実施例においては、 低電位切換え部により S RAMセルの低電源電位を読み出し時 Z書き込み時 ·データ保持時に切換え、 デ ータ保持時においては低電源電位を接地電位よりも高くすることで、 S R AMセ ルのリーク電流を削減する。 さらに、 書き込み動作時に低電源電位を接地電位よ りも高くすることによって、 書き込み時の動作マージンを拡大させる。 図 2 OA に回路図を示し、図 20 Bに読み出し、書き込みにおける信号の動作波形を示す。 図 2 OAに示す回路構成においては、 7個のトランジスタから成る S RAMセ ルの低電源電位側は、 トランジスタ N 1， N 2のソースが節点 S L 2に共通に接 続され、 節点 S L 2と接地電位 GND間に低電位切換え部であるトランジスタ N 15, N 16が揷入、接続されている。 トランジスタ N1 5はドレイン、 ソース、 ゲートがそれぞれ、 節点 SL 2、 接地電位 GND、 読み出しィネーブル信号 RE に接続されている。 トランジスタ N 16はドレイン、 ソース、ゲートがそれぞれ、 節点 S L 2、 接地電位 GND、 節点 S L 2に接続されている。
図 2 OBの動作波形について説明する。 読み出し時 （図の左側） には、 反転ヮ 一ド線信号 W L Bは低電位 " 0 "、 読み出しヮード線信号 R W Lは高電位 " 1 "、 書き込みワード線信号 WW Lは低電位 "0" のまま、 読み出しイネ一プル信号 R Eは高電位 "1" に設定される。 読み出しィネーブル信号 REにより トランジス タ N 1 5がオンすることで、 節点 S L 2は接地電位 GNDとなる。 したがって読 み出し動作時には、 通常の高電源電位 V D Dと接地電位 G N Dが S R AMセルに 印加され、 通常読み出しが行われる。
書き込み時 （図の右側） には、 反転ワード線信号 WLBは低電位 " 0"、 読み出 しヮード線信号 RWLは高電位" 1 "、書き込みヮード線信号 WWLは高電位" 1 "、 読み出しィネーブル信号 REは低電位 "0" に設定される。 読み出しィネーブル 信号 R Eは低電位 " 0 " のままであり、 トランジスタ N 15はオフで、 節点 S L 2の電位はトランジスタ N 16で決まる低電位 V s s mとなる。
ここで、節点 S L 2の電位が低電位 V s s mの場合の書き込み動作を説明する。 記憶ノード VIに "0"が記憶された状態において、 "1"を書き込む場合を説明 する。 記憶ノード VIに "0" が記憶された状態では、 負荷トランジスタ P 2と ドライブトランジスタ N 1がオンである。 しかし、 負荷トランジスタ P 2のゲー ト電位は低電位 V s s m、 またドライブトランジスタ N 1のソース電位が低電位 V s smであり、 負荷トランジスタ P 2とドライブトランジスタ N 1のゲートノ ソース間の電圧がともに小さく、 駆動能力も小さくなつている。 したがって、 記 憶ノード V 1を " 0 " → " 1 "、 記憶ノード V 2を " 1 " → " 0 " に反転させ易く なる。 書き込み動作は低電位を低電位 V s s mとすることでその書き込み動作は し易くなり、 動作マージンは拡大される。 '
読み出し Z書き込みが行われないデータ保持状態では、 反転ヮード線信号 WL Bは髙電位 "1"、 読み出しワード線信号 RWLは低電位 "0"、 書き込みワード 線信号 WWLは低電位 " 0 "、 読み出しィネーブル信号 R Eは低電位 " 0 " に設定 される。 読み出しィネーブル信号 REにより トランジスタ N1 5がオフすること で、 節点 S L 2の電位は接地電位よりも高い低電位 V s s mとなる。 この状態は 第 5の実施例と同様であり、 S RAMセルの節点 S L 2の電位が接地電位より高 くなることで、 SRAMセルのリーク電流が減少する効果が得られる。
本回路構成においては、 S RAMセルの節点 S L 2の電位をデータ保持状態、 書き込み動作時には低電位 V s s mとし、 読み出し動作時には接地電位としてい る。 このような SRAMセルの節点 S L 2の低電位切換え部としての他の回路構 成例を図 21 A、図 21 B、図 22 A、図 22 Bに示す。図 21 Aに示すように、 節点 S L 2の低電位切換え部として、 節点 S L 2と接地電位 GNDの間にプリチ ヤージ信号 PCをゲート入力とするトランジスタ N1 5とダイオード接続された トランジスタ N16.とを挿入、 接続している。 更に、 節点 SL 2と高電源電位 V DDの間に書き込みィネーブル信号 WEをゲート入力とするトランジスタ N 1 7 を揷入、 接続している。 本低電位切換え部は、 第 5の実施例 （図 1 9A) におけ る低電位切換え部にトランジスタ N 1 7が付加されて成る。 付加されたトランジ スタ N 17は書き込み時にはオンされ、 節点 S L 2の電位を低電位 V s smまで 引き上げる。
一方、 図 22 Aの低電位切換え部は、 節点 S L 2と接地電位 GNDの間にプリ チャージ信号 PC.をゲート入力とするトランジスタ N 15とダイォード接続され たトランジスタ N 1 6とを挿入、 接続している。 更に、 節点 S L 2と高電源電位 VDDの間に反転書き込みィネーブル信号 WE Bをゲート入力とするトランジス タ P 1 7を挿入、 接続している。 本低電位切換え部は第 5の実施例 （図 19A) における低電位切換え部にトランジスタ P 1 7が付加されて成る。 付加されたト ランジスタ N 1 7は書き込み時にはオンされ、 節点 S L 2の電位を低電位 V s s mまで引き上げる。
節点 S L 2の電位は図 21 Aに示す構成では、 トランジスタ N 15とトランジ スタ N 17の抵抗分割比となるため、 トランジスタ N15と トランジスタ N1 7 とを調整することにより目的に応じて適切な低電位 V s smの値を設定すること も可能である。 図 22 Aに示す構成ではトランジスタ N1 5とトランジスタ P 1 7の抵抗分割比となる。 図 21A、 図 22Aに示す構成では、 トランジスタ N 1 7またはトランジスタ P 1 7を追加することにより節点 S L 2の電位を強制的に 引き上げることができる。 このため、 複数のメモリセルに対して当該低電位切換 え部を共通に用いる場合には特に制御性が安定するという効果が得られる。
図 21A、 図 22 Aに示すような構成とすることで、 SRAMセルの節点SL 2の電位をデータ保持状態、 書き込み動作時には低電位 V s smとし、 読み出し 動作時には接地電位としている。 またそれぞれに示す動作波形に従って動作する ことは簡単に理解できるために、 その説明は省略する。
本実施例においては、 S RAMセルの節点 S L 2と接地電位との間に、 低電位 切換え部を設けている。 低電位切換え部により、 節点 S L 2の電位を読み出し時 には接地電位とし、書き込み ·保持状態においては低電位 V s s mとすることで、 データ保持状態におけるリーク電流の削減と、 書き込み時の動作マージンの拡大 が可能となる。
[第 Ίの実施例] 第 7の実施例として、 図 23A、 図 23 Bを参照して説明する。 第 7の実施例 においては、 低電位切換え部により SRAMセルの節点 S L 3を読み出し動作 時 -データ保持時には接地電位 GNDに、 書き込み動作時には節点 S L 3と低電 源電位との接続を切り離しフローティングとすることで書き込み時の動作マージ ンを拡大する。 図 23 Aに回路を示し、 図 23 Bに読み出し （図の左側）、 書き込 み （図の右側） における信号の動作波形図を示す。
図 23 Aに示す回路構成は 7個のトランジスタから成る SRAMの低電源電位 側はトランジスタ N 1のソースが節点 S L 3に接続され、 節点 S L 3と接地電位 GND間に低電位切換え部であるトランジスタ N15が揷入、 接続されている。 トランジスタ N1 5はドレイン、 ソース、 ゲートがそれぞれ、 節点 SL 3、 接地 電位 G N D、 反転書き込みイネ一ブル信号 W E Bに接続されている。
図 23 Bの動作波形について説明する。 読み出し時 （図の左側） には、 反転ヮ 一ド線信号 WL Bは低電位 " 0 "、 読み出しヮード線信号 RWLは高電位 " 1 "、 書き込みヮード線信号 WW Lは低電位 " 0 " のまま、 反転書き込みイネ一プル信 号 WE Bは高電位 "1" に設定される。 反転書き込みィネーブル信号 WE Bは高 電位 "1" のままであり、 トランジスタ N 1 5はオンであり、 節点 S L 3は接地 電位 GNDとなる。
書き込み時 （図の右側） には、 反転ワード線信号 WLBは低電位 "0"、 読み出 しヮード線信号 RWLは高電位" 1 "、書き込みヮード線信号 WW Lは高電位" 1 "、 反転書き込みィネーブル信号 WE Bは低電位 "0" に設定される。 反転書き込み ィネーブル信号 WE Bは低電位 " 0 " となるため、 トランジスタ N 15はオフと なり、 節点 S L 3は低電位 "0" のままフローティングとなる。 このフローティ ング状態において、 記憶ノ一ド V 1に " 0 "、 記憶ノ一ド V 2に " 1 " の状態から 反対の記憶ノード VIに "1"、記憶ノード V 2に "0" を書き込む場合を説明す る。
記憶ノード VIはアクセストランジスタ N 3を介して低電位 "0" から、 読み 出しビット線 RBLの高電位 "1"へ、 その電位を引き上げられようとするが、 オンしているドライブトランジスタ N 1によって、 記憶ノード V 1は一定電位以 上に上昇しない。 しかしながら、 トランジスタ N15はオフとなり、 節点 SL 3 は低電位 "0" のままフローティングとなっており、 節点 SL 3の電位は、 読み 出しビット線 RBLから流れ込む電流によって、 次第に接地電位 GNDから上昇 する。 記憶ノード VIも同様に上昇することで、 負荷トランジスタ P 2とドライ ブトランジスタ N 1のゲート/ソース間の電圧がともに小さく、 駆動能力も小さ くなつている。 したがって、 記憶ノード VIを "0"→ "1"、 記憶ノード V 2を "1" → "0" に反転させ易くなり、 動作マージンは拡大される。 書き込み終了 時にはドライブトランジスタ N 1のゲートは "0" レベルであり、 完全なオフと なり、 その後節点 SL 3はトランジスタ N15により、 接地電位に戻る。
また、 逆に記憶ノ一ド V 1に " 0 "、 記憶ノ一ド V 2に "1 " を書き込む場合に は、 ドライブトランジスタ N 1のゲート電圧は "0" から "1" に上昇し、 ドレ ィン電圧は 1" から "0 " に低下する。 このとき、 節点 S L 3の電位は接地電位 GNDからほとんど変動しないで、 書き込み動作が行われる。
読み出し Z書き込みが行われないデータ保持状態では、 反転書き込みイネーブ ル信号 WE Bは高電位 "1" に設定されることでトランジスタ N 15がオンし、 節点 S L 3の電位は接地電位 GNDとなる。
第 7の実施例においては、 SRAMセルの節点 S L 3と接地電位との間に、 低 電位切換え部を設けている。 節点 SL 3の電位を、 読み出し動作時 ·データ保持 時には接地電位とし、 書き込み動作時には節点 S L 3を接地電位より切り離しフ ローテイングとする。 このように書き込み動作時に節点 SL 3を切り離すことに よって、 書き込み時の動作マージンを拡大できる。
[第 8の実施例]
第 8の実施例について、 図 24A、 図 24B、 図 25A、 図 25 Bを参照して 説明する。 第 8の実施例においては、 7個のトランジスタから成る SRAMセル におけるドライブトランジスタ N 1のソース節点 S L 4と接地電位の間に低電位 切換え部を設ける。 低電位切換え部により SRAMセルの低電源電位を切換え、 読み出し時 ·データ保持時には接地電位とし、 書き込み時には低電源電位を接地 電位よりも高い低電位 V s s mとする。 書き込み時に低電源電位を接地電位より も高くすることによって、書き込み時の動作マージン（WSNM)を拡大させる。 図 24A、 図 25 Aにそれぞれ回路を示し、 図 24B、 図 25 Bにそれぞれ読み 出し、 書き込みにおける信号の動作波形を示す。
図 24 Aの低電位切換え部は、 トランジスタ N 1 5、 P 1 7から構成される。 トランジスタ N15はドレイン、 ソース、 ゲートがそれぞれ、 節点 SL4、 接地 電位 GND、 電源 VDDに接続され、 トランジスタ P 17はドレイン、 ソース、 ゲートがそれぞれ、 節点 SL4、 電源 VDD、 反転書き込みィネーブル信号 WE Bに接続される。
図 24 Bには読み出し時 （図の左側）、 書き込み時 （図の右側） のそれぞれの信 号の動作波形を示す。 低電位切換え部のトランジスタ N 1 5は常にオン状態であ り、 節点 SL 4を接地電位にしょうとする。 反転書き込みィネーブル信号 WE B が高電位 "1" であるデータ保持 ·読み出し時にはトランジスタ P 17はオフ状 態であり、 節点 S L 4の電位は接地電位 G N Dとなる。 一方、 反転書き込みィネ 一ブル信号 WEBが低電位 "0" である書き込み時にはトランジスタ P 1 7はォ ン状態となり、 節点 S L 4の電位はトランジスタ P 1 7と トランジスタ N1 5の 抵抗分割比で決まる低電位 V s s mとなる。
図 25 Aの低電位切換え部は、 トランジスタ N1 5、 N1 7から構成される。 トランジスタ N15はドレイン、 ソース、 ゲートがそれぞれ、 節点 SL4、 接地 電位 GND、 電源 VDDに接続され、 トランジスタ N 17はドレイン、 ソース、 ゲートがそれぞれ、 節点 S L4、 電源 VDD、 書き込みィネーブル信号 WEに接 続される。 図 25 Bには読み出し時 （図の左側）、 書き込み時 （図の右側） の信号 の動作波形を示す。低電位切換え部のトランジスタ N 1 5は常にオン状態であり、 節点 S L 4を接地電位に.しょうとする。 書き込みィネーブル信号 WEが低電位
" 0 "であるデータ保持'読み出し時にはトランジスタ N 1 7はオフ状態であり、 節点 S L 4の電位は接地電位 GNDとなる。 一方、 書き込みィネーブル信号 WE が高電位 "1" である書き込み時にはトランジスタ N17はオン状態となり、 節 点 S L 3の電位はトランジスタ N 17とトランジスタ N1 5の抵抗分割比で決ま る低電位 V s s mとなる。
図 23 Aに示す第 7の実施例では、記憶ノ一ド V 1に " 0 "、記憶ノ一ド V 2に
" 1 " の状態から反対の記憶ノ一ド V 1に " 1 "、 記憶ノード V 2に " 0 " を書き 込む場合のみ節点 S L 3の電位が上昇し、 それ以外のケースでは、 節点 S L 3の 電位は接地電位 GNDを保つ。 従って、 図 1 6 Aのメモリセルアレイの中で、 複 数の節点 S L 3を 1つに纏めた場合、 節点 S L 3が接地電位 GNDから上昇しな い状況もありうる。 図 24A、 図 25 Aに示す構成では、 節点 SL 4の電位を書 き込みデータに関わらず強制的に引き上げることができる。 このため、 複数のメ モリセルに対して当該低電位切換え部を共通に用いる場合には特に制御性が安定 するという効果が得られる。
第 8の実施例においては、 S RAMセルの節点 S L 4と接地電位との間に、 低 電位切換え部を設けている。 節点 S L 4の電位を低電位切換え部により S RAM セルの低電源電位を読み出し動作時 ·データ保持時には接地電位とし、 書き込み 動作時には低電源電位を接地電位よりも高い低電位 V s smとする。 書き込み動 作時には低電源電位を接地電位よりも高くすることによって、 書き込み時の動作 マージン (WSNM) を拡大できる。
なお、 第 5〜第 8の実施例においては、 トランジスタ N 15をトランジスタ N 1、 トランジスタ N 3の少なくとも 4倍程度大き 、設計とすることで節点の低電 位が過度に上昇するという可能性を低減することができ、 より一層上記動作の安 定性を ftめることが可能である。
[第 9の実施例]
図 26A、 図 26 Bを参照して第 9の実施例を説明する。 第 9の実施例におい ては、 7個のトランジスタから成る SRAMセルの高電源電位を動作状態に応じ て切換えるため負荷トランジスタ P 1， P 2のソース節点 VDD 2と電源 VDD の間に高電位切換え部を設ける。 高電位切換え部による S RAMセルの節点 VD D 2の電位切換えは、 読み出し動作時 ·データ保持時には節点 VDD 2を電源 V DDに接続し、 書き込み動作時には節点 VDD 2を電源 VDDから切り離してフ ローテイングとすることで実現される。 書き込み動作時に高電源側をフローティ ングとすることで、 書き込み動作時の動作マージン （WSNM) を拡大させる。 図 26 Aは回路図を示し、 図 26 Bは読み出し動作、 書き込み動作における信号 の動作波形を示す。 .
図 26 Aの高電位切換え部は、 PMOSトランジスタ P 1 5から構成される。 トランジスタ P 1 5はドレイン、 ソース、 ゲートをそれぞれ、 節点 VDD2、 電 源 VDD、 書き込みィネーブル信号 WEに接続される。 図 26 Bは読み出し動作 時（図の左側）、書き込み動作時（図の右側）のそれぞれの信号の動作波形を示す。 高電位切換え部のトランジスタ P 1 5は、 書き込みィネーブル信号 WEによって 制御される。 書き込みィネーブル信号 WEが低電位 "0" であるデータ保持 '読 み出し動作時にはトランジスタ P 1 5はオン状態であり、 節点 VDD 2の電位は 電源 VDDとなる。 これにより、 通常の 7個のトランジスタから成る SRAMセ ルによるデータ保持 ·読み出しが行われる。 一方、 書き込みィネーブル信号 WE が高電位" 1"である書き込み動作時にはトランジスタ P 1 5はオフ状態となり、 節点 V D D 2は電源 V D Dから切り離された状態になる。
節点 VDD 2は電源 VDDから切り離された状態における書き込み動作を、 記 憶ノ一ド V 1に " 0 "、 記憶ノード V 2に " 1 " の状態から反対の記憶ノード V 1 に "1"、 記憶ノード V2に "0" を書き込む場合を例として説明する。
記憶ノード V 2はアクセストランジスタ N 4を介して高電位 "1" から、 書き 込みビット HWBLの低電位 "0" へ、 その電位が引き下げられようとするが、 オンしている負荷トランジスタ P 2を介して、 節点 VDD 2より記憶ノード V 2 へ電流が供給されるため、 記憶ノード V 2は一定電位以下には低下しない。 しか しながら、 トランジスタ P 15はオフとなり、 節点 VDD 2は高電位 "1" のま まフローティングとなっており、 節点 VDD 2の電位は、 書き込みビット線 WB Lに放電されることで、 次第に電源電位 VDDから低下する。 記憶ノード V 2も 同様に低下することで、 負荷トランジスタ P 2とドライブトランジスタ N1のゲ ート/ソース間の電圧がともに小さく、 駆動能力も小さくなつている。 したがつ て、 記憶ノード V 1を " 0 "→ " 1 "、 記憶ノード V 2を " 1"→ " 0，， に反転さ せ易くなり、 動作マージンは拡大される。 書き込み動作終了時には負荷トランジ スタ P 2のゲートは "1" レベルであり、 完全なオフとなり、 その後節点 V.DD 2はトランジスタ P 1 5により、 電源、電位に復帰する。
また、 逆に記憶ノード VIに "0"、 記憶ノード V2に "1" を書き込む場合に は、 保持制御トラ^ジスタ N 5がオフ、 ドライブトランジスタ N 2による記憶ノ ード V 2の電流パスがないことから、 記憶ノード VIに "0"、 記憶ノード V 2に "1" を書き込むことができる。 第 9の実施例においては、 S RAMセルの節点 VDD 2と電源 VDDとの間に、 高電位切換え部を設けている。 節点 VDD 2の電位切換えを行うために、 高電位 切換え部は読み出し動作時 ·データ保持時には節点 VDD 2を電源 VDDに接続 し、 書き込み動作時には節点 VDD 2を電源 VDDから切り離す。 節点 VDD 2 を電源 VDDから切り離すことで、 書き込み動作時の動作マージン （WSNM) を拡大させることができる。
[第 10の実施例]
図 27A、 図 27Bを参照して第 10の実施例を説明する。 第 10の実施例に おいては、 7個のトランジスタから成る SRAMセルの負荷トランジスタ P 1， P 2のソース節点 VDD2と電源 V D Dの間に高電位切換え部を設けるとともに、 ドライブトランジスタ N 1， N2のソース節点 SL 1と接地電位 GNDとの間に 低電位切換え部を設けている。 SRAMセルの節点 VDD 2の電位を切換えるた めに、 高電位切換え部は読み出し動作時 ·データ保持時には節点 VDD 2を電源 VDDに接続し、 書き込み動作時には節点 VDD 2を電源 VDDから切り離して フローティングとする。 SRAMセルの節点 SL 1の電位を切換えるために、 低 電位切換え部は、 データ保持時には節点 S L 1を低電位 V s s mとし、 読み出し 動作時 ·書き込み動作時には節点 S L 1を接地電位 GNDとする。
高電位切換え部と低電位切換え部との 2つを備えることで、 書き込み動作時の 動作マージン （WSNM) を拡大でき、 データ保持時のリーク電流を削減するこ とができる。 図 27Aは回路図を示し、 図 27Bは読み出し動作、 書き込み動作 における信号の動作波形を示す。
図 27 Aの高電位切換え部は第 9の実施例 （図 26 A) と同一であり、 トラン ジスタ P 1 5から構成される。 トランジスタ P 15はドレイン、 ソース、 ゲート をそれぞれ、 節点 VDD2、 電源 VDD、 書き込みィネーブル信号 WEに接続さ れる。 低電位切換え部は第 5の実施例 （図 1 9A) と同一であり、 トランジスタ N 15, N 16から構成される。 トランジスタ N1 5はドレイン、 ソース、 ゲー トがそれぞれ、 節点 SL 1、 接地電位 GND、 プリチャージ信号 PCに接続され ている。 トランジスタ N16はドレイン、 ソース、 ゲートがそれぞれ、 節点 SL 1、 接地電位 GND、 節点 SL 1に接続され、 ダイオード接続されている。 図 27 Bは読み出し動作時 （図の左側）、 書き込み動作時 （図の右側） のそれぞ れの信号の動作波形を示す。 高電位切換え部及ぴ低電位切換え部の動作は第 9、 第 5のそれぞれの実施例に記載したとおりである。 読み出し動作時には、 書き込 みィネーブル信号 WEは低電位 "0" であり、 節点 V D D 2は電源 V D Dに接続 される。 一方、 プリチャージ信号 PCは高電位." 1" であり、 節点 S L 1は接地 電位 GNDに接続される。 したがって、 電源 VDDと接地電位 GNDとに接続さ れた 7個のトランジスタから成る SRAMセルの読み出し動作が行われる。
書き込み動作時には、 書き込みィネーブル信号 WEの高電位 "1" により節点 VDD 2は電源 VDDから切り離され、 プリチャージ信号 PCの高電位 "1" に より節点 S L 1は接地電位 GNDとなる。 したがって、 節点 VDD 2は電源 VD Dから切り離され、 低電源電位は接地電位 GNDに接続された 7個のトランジス タとして第 9の実施例に記載した読み出し動作が行われる。 したがって、 書き込 み動作時の動作マージン （WSNM) は大きくなる。
データ保持状態においては、 書き込みィネーブル信号 WEの低電位 "0" によ り節点 VDD 2は電源 VDDとなり、 プリチャージ信号 PCの高電位 "1" によ り、 節点 S L 1は接地電位 GNDよりも高い低電位 V s smに接続される。 した がって、節点 SL 1が低電位 V s smとなることから、 第 5の実施例 （図 1 9 A) と同様にリーク電流が削減できる。
第 10の実施例においては、 高電位切換え部と低電位切換え部とを備え、 SR AMセルの高電源電位及ぴ低電源電位を切換える。 読み出し動作時には S RAM セルの高電源電位を電源 VDDとし、 低電源電位を接地電位 GNDとする。 書き 込み動作時には S RAMセルの高電源電位を電源 VDDから切り離し、 低電源電 位を接地電位 GNDとする。 データ保持時には S RAMセルの高電源電位を電源 VDDとし、 低電源電位を低電位 Vs smとする。 このような構成とすることで 書き込み動作時には動作マージンを拡大し、 データ保持時にはリーク電流を削減 できる。
[第 1 1の実施例] .
図 28A、 図 28 B、 図 29A、 図 29 Bを参照して第 11の実施例を説明す る。 第 1 1の実施例においては、.半導体記憶装置におけるレイアウトとして、 S RAMセルと電位切換え部を含む複数セルァレイのレイァゥトを考慮している。 図 28 Aに 7個のトランジスタから成る S RAMセルのレイァゥトを示し、 図 2 8 Bには 4つの S RAMセルと低電位切換え部としてのトランジスタ N 1 5との レイアウトを示す。 図 29 Aは、 7個のトランジスタから成る S RAMセルのレ ィアウトを示し、 図 29 Bには 4つの SRAMセルと高電位切換え部としてのト ランジスタ P 1 5とのレイァゥトを示す。
図 28 Aは、 本発明に使用される 7個のトランジスタから成る SRAMセルの レイァゥトを示す。 7個のトランジスタの S RAMセルは CM〇 Sで構成され、 PM〇 Sトランジスタ 2個と、 NMO S トランジスタ 5個で構成される。 SRA Mセル中央部の Nwell領域に、 PMOSである負荷トランジスタ P 1， P 2を配 置する。 右側の Pwell領域に読み出しビット線側の NMOSトランジスタ N1, N 3を配置する。 左側の Pwell領域に書き込みビット線側の NM〇 Sトランジス タ N2、 N4， N5を配置する。 書き込みビット線側のトランジスタ数が多いた め、 図に示すように L字形のレイアウトとなる。 S RAMセルの境界においては 隣接する SRAMセルと共有接続できるように電源 VDD、 接地電位 GND, 読 み出しビット線 RB L, 書き込みビット線 WB Lとなる拡散層で形成する。
図 28Bのレイァゥトにおいては、 L字形の SRAMセルをミラー反転させた 4つの SRAMセルと、 その中央部に本発明の低電位切換え部のトランジスタ N 1 5が配置されている。 SRAMセルをミラー反転させた場合には中央部のスぺ 一スには電源 VDD、 接地電位 GNDに拡散層が形成できる構造となる。 低電位 切換え部のトランジスタのうち、 駆動能力が要求されるトランジスタをこれらの 中央部のスペースに配置する。 トランジスタ N15は駆動能力が要求されること から 2個配置する。 4個の SRAMセルの中央部の電源用の拡散層を節点 S L 1 (または S L 2， .S L 3、 S L 4) とし、 トランジスタ N 1 5を形成し、 さらに 共通の接地電位 G N Dを形成する。
図 29 Aは SRAMセルを示す。 図 29 Bのレイアウトにおいては、 L字形の SRAMセルをミラー反転させた 4つの SRAMセルと、 高電位切換え部の PM OSトランジスタ P I 5を 4個配置している。 4個の SRAMセルの中央部の電 源用の拡散層を節点 VDD 2とし、 トランジスタ P 15を形成し、 さらに共通の 電源 VDDを形成する。 また、 第 10の実施例のように低電位切換え部と高電位 切換え部をともに採用する場合には、 高電位切換え部のトランジスタと低電位切 換え部のトランジスタをともに配置してもよい。
本実施例においては、 7個のトランジスタで構成された S RAMセルを L字形 セル構成とし、 さらにこれらをミラー反転したセルアレイの中央部のスペースに 電位切換え部のトランジスタを配置することで、 スペース効率のよいレイァゥト ができ、 安価な半導体記憶装置が得られる。
以上、 本発明を複数の実施例に基づき具体的に説明したが、 複数の実施例にお けるどの実施例を組み合わせることも可能である。 例えば、 第 1の実施例と第 5 の実施例を組み合わせた場合には読み出し動作時の安定性が向上すると共にリ一 ク電流の削減が可能となる。 また、 本発明者の先願 （特願 2003-36543 6、 PCT/J P 2004— 014035) に記載のどの構成と組み合わせること も可能である。 例えば、 上記先願に記載されたセンスアンプやメモリセルのレイ ァゥト等を本発明の構成に用いることが可能である。
本発明は前記の実施例に限定されるものではなく、 その要旨を逸脱しない範囲 で種々変更可能であることはいうまでもなレ、。

Claims

請 求 の 範 囲
1 . メモリセルを含む半導体記憶装置において、
前記メモリセルは、 ループ接続されて第 1及び第 2のデータ記憶ノードを形成 する第 1及び第 2のインバータ回路と、 前記第 1及び第 2のデータ記憶ノードに それぞれアクセスする第 1及び第 2のアクセス部と、 前記第 2のインバータ回路 のドライブトランジスタに直列に接続された保持制御部とを備え、
前記メモリセルは、 前記第 1及び第 2のインバータ回路の少なくとも一方の低 電源電位を切換えることを特徴とする半導体記憶装置。
2 . 前記メモリセルは、 前記第 1のィンバータ回路の低電源電位を切換える 手段を有することを特徴とする請求項 1に記載の半導体記憶装置。
3 . 前記メモリセルは、 前記第 1のインバータ回路の低電源電位と接地電位 との間に備えられた低電位切換え部により前記第 1のインバータ回路の低電源電 位を切換えることを特徴とする請求項 2に記載の半導体記憶装置。
4 . 前記低電位切換え部は、 前記低電源電位を前記メモリセルの書き込み時 にフローティング状態とすることを特徴とする請求項 3に記載の半導体記憶装置。
5 : 前記低電位切換え部は、 前記低電源電位を前記メモリセルの書き込み時 に接地電位より高い低電位にし、 前記メモリセルの読み出し時及ぴデータ保持時 には前記低電源電位を接地電位とすることを特徴とする請求項 3に記載の半導体 記憶装置。
6 . 前記低電位切換え部は、 前記第 1のインパータ回路の低電源電位と接地 電位の間に接続され、 ゲート電極に反転書き込み信号を入力されるトランジスタ であることを特徴とする請求項 3に記載の半導体記憶装置。
7 . 前記低電位切換え部は、 前記第 1のインバータ回路の低電源電位と接地 電位の間に接続され、 ゲート電極を高電源電位に接続された第 1のトランジスタ と、 前記第 1のインパータ回路の低電源電位と高電源電位の間に接続され、 ゲー ト電極に反転書き込み信号を入力される第 2のトランジスタと、 から構成される ことを特徴とする請求項 3に記載の半導体記憶装置。
8 . 前記低電位切換え部は、 前記第 1のィンバータ回路の低電源電位と接地 電位の間に接続され、 ゲート電極を高電源電位に接続された第 1のトランジスタ と、 前記第 1のインバータ回路の低電源電位と高電源電位の間に接続され、 ゲー ト電極に書き込み信号を入力される第 2のトランジスタと、 から構成されること を特徴とする請求項 3に記載の半導体記憶装置。
9 . 前記メモリセルは、 前記第 1及び第 2のィンバータ回路の低電源電位を 切換える手段を有することを特徴とする請求項 1に記載の半導体記憶装置。
1 0 . 前記メモリセルは、 前記第 1及び第 2のィンバータ回路の低電源電位 と接地電位との間に備えられた低電位切換え部により前記第 1及び第 2のィンバ ータ回路の低電源電位を切換えることを特徴とする請求項 9に記載の半導体記憶 装置。
1 1 . 前記低電位切換え部は、前記低電原電位を前記メモリセルの読み出し · 書き込み時には接地電位にし、 データ保持時には前記低電源電位を接地電位より 高い低電位とすることを特徴とする請求項 1 0に記載の半導体記憶装置。
1 2 . 前記低電位切換え部は、 前記低電源、電位を前記メモリセルの読み出し 時には接地電位にし、 前記メモリセルの書き込み ·データ保持時には前記低電源 電位を接地電位より高い低電位とすることを特徴とする請求項 1 0に記載の半導 体記憶装置。
1 3 . 前記低電位切換え部は、 前記第 1及び第 2のィンバータ回路の低電源 電位と接地電位の間に接続され、 ゲート電極をプリチャージ信号に接続された第 1のトランジスタと、 ゲート電極を前記低電源電位に接続された第 2のトランジ スタと、 から構成されることを特徴とする請求項 1 0に記載の半導体記憶装置。
1 4 . 前記低電位切換え部は、 前記第 1及ぴ第 2のィンバータ回路の低電源 電位と接地電位の間に接続され、 ゲート電極を読み出しィネーブル信号に接続さ れた第 1のトランジスタと、 ゲート電極を前記低電源電位に接続された第 2のト ランジスタと、 力 ら構成されることを特徴とする請求項 1 0に記載の半導体記憶 装置。
1 5 . 前記低電位切換え部は、 前記第 1及び第 2のィンバータ回路の低電源 電位と接地電位の間に接続され、 ゲート電極をプリチャージ信号に接続された第
1のトランジスタと、 ゲート電極を前記低電源電位に接続された第 2のトランジ スタと、 前記第 1及ぴ第 2のィンパータ回路の低電源電位と高電源電位の間に接 続され、 ゲート電極を書き込みイネ一ブル信号に接続された第 3のトランジスタ と、 から構成されることを特徴とする請求項 1 0に記載の半導体記憶装置。
1 6 . 前記低電位切換え部は、 前記第 1及び第 2のィンパータ回路の低電源 電位と接地電位の間に接続され、 ゲート電極をプリチヤ一ジ信号に接続された第 1のトランジスタと、 ゲート電極を前記低電源電位に接続された第 2のトランジ スタと、 前記第 1及ぴ第 2のィンバータ回路の低電源電位と高電源電位の間に接 続され、 ゲート電極を反転書き込みイネ一プル信号に接続された第 3のトランジ スタと、 から構成されることを特徴とする請求項 9に記載の半導体記憶装置。
1 7 . メモリセルを含む半導体記憶装置において、
前記メモリセルは、 ループ接続されて第 1及ぴ第 2のデータ記憶ノードを形成 する第 1及び第 2のィンバータ回路と、 前記第 1及び第 2のデータ記憶ノ一ドに それぞれァクセスする第 1及び第 2のアクセス部と、 前記第 2のィンバータ回路 のドライブトランジスタに直列に接続された保持制御部とを備え、
前記メモリセルは前記第 1及び第 2のィンバータ回路の高電位を切換える手段 を有することを特徴とする半導体記憶装置。
1 8 . 前記高電位を切換える手段が、 前記高電源電位と電源との間に備えら れた髙電位切換え部であることを特徴とする請求項 1 7に記載の半導体記憶装置。
1 9 . 前記高電位切換え部は、 前記第 1及び第 2のインバータ回路の高電源 電位を前記メモリセルの書き込み時にはフローティング状態とすることを特徴と する請求項 1 8に記載の半導体記憶装置。
2 0 . 前記メモリセルは、 さらに前記第 1及ぴ第 2のインバータ回路の低電 源電位と接地電位との間に備えられた低電位切換え部により前記第 1及び第 2の ィンバータ回路の低電源電位を切換えることを特徴とする請求項 1 7に記載の半 導体記憶装置。
2 1 . 前記高電位切換え部は、 前記第 1及ぴ第 2のインパータ回路の高電源 電位と電源との間に接続され、 ゲート電極を書き込みィネーブル信号に接続され た第 1のトランジスタにより構成されることを特徴とする請求項 1 7に記載の半 導体記憶装置。 .
2 2 . メモリセルを含む半導体記憶装置において、
前記メモリセルは、 ループ接続されて第 1及び第 2のデータ記憶ノ一ドを形成 する第 1及び第 2のインバータ回路と、 前記第 1及び第 2のデータ記憶ノ一ドに それぞれアクセスする第 1及び第 2のアクセス部と、 前記第 2のインバータ回路 のドライブトランジスタに直列に接続された保持制御部と、 レプリカメモリセル とを備え、
該レプリカメモリセルの読み出し所要時間をパルス幅とする制御信号により、 前記メモリセルは制御されることを特徴とする半導体記憶装置。
2 3 . 前記制御信号により、 前記メモリセルの読み出し時には前記保時制御 部は前記第 2のィンバータ回路のドライブトランジスタを非導通とすることを特 徴とする請求項 2 2に記載の半導体記憶装置。
2 4 . 前記制御信号により、 読み出しヮード線信号を発生させ、 該読み出し ヮード線信号の活性化パルス幅は前記制御信号のパルス幅と同じであることを特 徴とする請求項 2 2に記載の半導体記憶装置。
2 5 . メモリセルを含む半導体記憶装置において、
前記メモリセルは、 ループ接続されて第 1及び第 2のデータ記憶ノードを形成 する第 1及び第 2のインパータ回路と、 前記第 1及び第 2のデータ記憶ノードに それぞれアクセスする第 1及ぴ第 2のアクセス部と、 前記第 2のインパータ回路 のドライブトランジスタに直列に接続された保持制御トランジスタとを備え、 前記メモリセルの読み出し時には、 前記保持制御トランジスタのリーク電流叉 は前記第 2のアクセス部のリーク電流を大きくすることを特徴とする半導体記憶 装置。
2 6 . 前記メモリセルの読み出し時には、 前記保持制御トランジスタ又は前 記第 2のアクセス部に入力される低電位を接地電位よりも高い電位とすることで リーク電流を大きくすることを特徴とする請求項 2 5に記載の半導体記憶装置。
2 7 . 半導体記憶装置において、
7個のトランジスタで構成され、 L字形領域内にレイァゥトされたメモリセル を複数個、 ミラー反転形式にてレイァゥトして成るメモリセルアレイを含み、 該メモリセルァレイの中央部のスペースに低電位切換え部又は高電位切換え部 を構成する素子をレイアウトしたことを特徴とする半導体記憶装置。
2 8 . メモリセルを含む半導体記憶装置において、
前記メモリセルは、 ループ接続されて第 1及び第 2のデータ記憶ノードを形成 する第 1及び第 2のィンバータ回路と、 前記第 1及ぴ第 2のデータ記憶ノ一ドに それぞれアクセスする第 1及ぴ第 2のアクセス部と、 前記第 2のインバータ回路 のドライブトランジスタに直列に接続された第 1のトランジスタと、 レプリカメ モリセルと、 を備えることを特徴とする半導体記憶装置。
2 9 . 前記レプリカメモリセルを複数用いて多重化することを特徴とする請 求項 2 8に記載の半導体記憶装置。
3 0 . メモリセルを含む半導体記憶装置の駆動方法であって、
前記メモリセルは、 ループ接続されて第 1及び第 2のデータ記憶ノ一ドを形成 する第 1及ぴ第 2のィンバータ回路と、 前記第 1及び第 2のデータ記憶ノードに それぞれアクセスする第 1及ぴ第 2のアクセストランジスタと、 前記第 2のイン バータ回路のドライブトランジスタに直列に接続された第 1のトランジスタとを 含み、
前記第 2のアクセストランジスタのオフリーク電流と前記第 2のインバータ回 路のドライブトランジスタのオフリーク電流の和と、 前記第 2のインバータ回路 の負荷トランジスタのオフリーク電流と、 の大小関係に応じて、 前記第 1のトラ ンジスタのオフ時間を制御することを特徴とする半導体記憶装置の駆動方法。
3 1 . メモリセルを含む半導体記憶装置の駆動方法であって、
前記メモリセルは、 ループ接続されて第 1及び第 2のデータ記憶ノードを形成 する第 1及ぴ第 2のィンバータ回路と、 前記第 1及び第 2のデータ記憶ノ一ドに それぞれアクセスする第 1及び第 2のアクセストランジスタと、 前記第 2のイン バータ回路のドライブトランジスタに直列に接続された第 1のトランジスタとを 含み、 .
前記第 2のアクセストランジスタのリーク電流または前記第 2のインバータ回 路のドライブトランジスタのリーク電流を制御することを特徴とする半導体記憶 装置の駆動方法。 .
3 2 . メモリセルを含む半導体記憶装置において、
前記メモリセルは、 ループ接続されて第 1及び第 2のデ一タ記憶ノ一ドを形成 する第 1及び第 2のインバータ回路と、 前記第 1及ぴ第 2のデータ記憶ノードに それぞれアクセスする第 1及び第 2のアクセス トランジスタと、 前記第 2のイン バータ回路のドライブトランジスタに直列に接続された第 1のトランジスタとを 備え、 更に前記第 1のインバータ回路の低電源電位と接地電位の間に、 ゲート電 極に反転書き込み信号を入力される第 2のトランジスタを備えることを特徴とす る半導体記憶装置。
3 3 . ループ接続されて第 1及び第 2のデータ記憶ノ一ドを形成する第 1及 び第 2のィンバータ回路と、 前記第 1及び第 2のデータ記憶ノードにそれぞれァ クセスする第 1及ぴ第 2のアクセス部と、 前記第 2のインパータ回路のドライブ トランジスタに直列に接続された第 1のトランジスタとを備えたメモリセルを含 む半導体記憶装置の駆動方法であって、 ，
前記メモリセルは、 該メモリセルの書き込み時に前記第 1及び第 2のィンバー タ回路の少なくとも一方の低電源電位を切換えることを特徴とする半導体記憶装 置の駆動方法。
3 4 . 前記メモリセルは、 該メモリセルの書き込み時に前記第 1のィンバー タ回路の低電源電位をフローテイング状態とすることを特徴とする請求項 3 3に 記載の半導体記憶装置の駆動方法。
3 5 . メモリセルを含む半導体記憶装置の駆動方法であって、
前記メモリセルは、 ループ接続されて第 1及び第 2のデータ記憶ノードを形成 する第 1及び第 2のインバータ回路と、 前記第 1及び第 2のデータ記憶ノードに それぞれァクセスする第 1及ぴ第 2のアクセス部と、 前記第 2のィンバータ回路 のドライブトランジスタに直列に接続された保持制御部とを備え、 前記メモリセルは、 前記第 1及び第 2のィンバータ回路の低電源電位を、 前記 メモリセルの読み出し ·書き込み時には接地電位にし、 データ保持時には接地電 位より高い低電位とすることを特徴とする半導体記憶装置の駆動方法。
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