KR910008942B1 - 비트라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리장치 - Google Patents

비트라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리장치 Download PDF

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Abstract

내용 없음.

Description

비트라인들에 대한 풀-업 동작을 개선한 정적 반도체 메모리장치
제1도 및 제3도는 종래의 정적 반도체 메모리장치들을 설명한 회로도들.
제2도는 제1도의 부분 상세도.
제4도 내지 제9도는 본 발명에 따른 정적 반도체 메모리장치의 실시예들을 설명한 회로도들.
본 발명은 정적 반도체 메모리장치에 관한 것으로 특히, 비트라인쌍에 대한 풀-업 동작을 개선하는 것에 관한 것이다. 일반적으로, 금속-산화물-반도체(MOS)정적 메모리장치에서, 워어드라인들과 비트라인쌍들의 각 교차점에 정적 메모리 셀들이 있다.
모든 비트라인들은 부하 트랜지스터들을 경유하여 전원 연결되어 있고, 이 경우에 부하 트랜지스터들은 비트라인쌍들에 대한 풀-업 수단으로서 작동을 한다. 워어드라인 및 비트라인쌍이 그들의 교차점에서의 메모리 셀로부터 데이타를 읽기 위하여 선택될 때 부하 전류는 메모리 셀을 통하여 흐른다. 이 경우에, 선택 워어드라인에 연결되어 있는 비선택 메모리 셀들(이후에는 1/2 선택 셀들(half-selected cells)로서 언급함)에도 마찬가지의 부하 전류가 그들을 통해 흐른다. 그러나, 비선택 워어드라인들에 연결되어 있는 비선택 셀들을 통해서는 부하 전류가 흐르지 않는다. 또한, 선택 메모리 셀 안으로 데이타를 써넣을 때 선택 비트라인쌍의 한 비트라인 접지 레벨과 같은 레벨로 풀-다운되어 큰 부하 전류가 한 비트라인을 포함하는 통로를 통해 흐르게 되며 이에 따라 라이트(write) 모드 동안에는 전력소모가 증가하게 된다.
라이트 모드 동안에 전술한 전력 소모를 줄이기 위하여, 정적 반도체 메모리장치는 1985. 2월호 ISSCC DIGEST OF TECHNICAL PAPERS의 페이지 58-59에서 ″A 256K CMOS SRAM WITH Variable Impedance Loads″로 야마모또 등으로부터 알려져 있다. 그러나 이 정적 메모리장치에서 다음의 1/2 선택 메모리 셀들의 내용이 반전될 가능성이 있는데, 이것에 대해서는 후에 상세히 설명할 것이다.
따라서, 본 발명의 목적은 메모리 셀들의 상태를 안정시키는 동안 풀-업 동작을 수행하는 정적 반도체 메모리장치를 제공하는 것이 본 발명의 목적이다.
본 발명에 따른 반도체 메모리장치는 다수의 워어드라인들과 다수의 비트라인쌍들 사이의 각 교점에 있는 정적 메모리 셀들 ; 비트라인쌍들의 로우 레벨 비트라인들에 있어서의 전위 감소를 억제하기 위하여 상기 비트라인쌍들 각각에 제공되어 있는 수단 ; 워어드라인들 중의 하나를 선택하는 수단 ; 비트라인쌍들을 선택하고, 선택된 비트라인쌍들에 연결되어 있는 억제 수단에 의해 로우 레벨 비트라인들의 전위감소를 억제하는 동작을 방해하는 수단으로 구성되어 있다.
본 발명을 보다 명확하게 이해할 수 있도록 첨부된 도면 제1도를 참조하여 종래의 정적 반도체 메모리장치에 대해 먼저 설명한다.
제1도에서, 종래의 반도체 메모리장치를 나타내고, 정적 메모리 셀들 C0,C1,…,Cn-1,n-1은 워어드라인들 WL0,WL1,…,WLn-1과 비트라인쌍들 BL0,
Figure kpo00001
; BL1,
Figure kpo00002
,…,BLn-1,
Figure kpo00003
과의 각 교차점에 제공되어 있다. 하나의 워어드라인 및 하나의 비트라인쌍은 로우 어드레스 디코우더 RD의 로우 선택 신호를 X0,X1,…,Xn-1과 컬럼어드레스 디코우더 CD이 컬럼 선택 신호들 Y0,Y1,…,Yn-1에 의하여 선택된다.
즉 하나의 메모리 셀이 선택된다. 제1도에서, 컬럼 선택 게이트들 QB0,QB0′ ; QB1,QB1′ ; …, ; QB,n-1,QB,n-1′은 컬럼 선택 신호들 Y0,Y1,…,Yn-1에 의하여 제어된다. 모든 비트라인들 BL0,
Figure kpo00004
, BL1,
Figure kpo00005
,…,BLn-1,
Figure kpo00006
은 부하 트랜지스터들 QL0,QL0′,QL1,QL1′,…,QL,n-1,QL,n-1′를 통하여 전원 VCC에 연결되어 있고 또한 컬럼 선택게이트를 QB0,QB0′,QB1,QB1′,…,QB,n-1,QB,n-1를 통하여 센스 증폭기 SA(출력버퍼 OB) 및 라이트 증폭기 WA에 연결되어 있다. DB 및
Figure kpo00007
는 데이타 버스를, Dout는 출력 데이타를 DIn은 입력 데이타를 각각 나타낸다.
제2도에서 나타낸 바와 같이, 제1도의 메모리 셀들 C0,C1,…은 부하 R1및 R2(저항들, 증가형 N-채널 트랜지스터에 연결된 드레인-게이트 또는 결핍형 N-채널 트랜지스터에 연결된 소오스-게이트), 및 한쌍의 교차 결합된 트랜지스터 Q1및 Q2를 포함한다. 제2도에서, 메모리 셀 C0로부터 데이타를 읽기 위하여 메모리 셀 C0υ할 때, 로우 선택 신호 X0는 하이(high)로, 컬럼 선택 신호 Y0는 하이로 된다. 결과적으로 선택된 셀 C0에서, 만약 트랜지스터 Q1이 ON이고, Q2는 OFF라면 부하 전류 IL0가 흐른다. 이 경우에, 선택된 워어드라인 WL0에 연결되어 있는 비선택된 셀들(이후에는 1/2-선택 셀들로 언급함)에서도 마찬가지의 부하 전류 IL1이 그곳을 통하여 흐른다. 그러나 부하 전류는 비선택 셀들 C10과 C11을 통하여 흐르지 않는다. 또한, 메모리 셀 C0안으로 데이타를 써넣을 때, 선택 비트라인쌍 BL0,
Figure kpo00008
중의 하나인 BL0가 VSS레벨로 풀다운되기 때문에 큰 부하 전류가 통로 VCC→QL0→BL0→DB를 통하여 흐르게 된다. 따라서 라이트 모드 동안 전력 소비가 많아진다는 문제점이 생긴다.
라이트 모드 동안 전술한 전력 소비를 줄이기 위하여, 제3도에서 설명한 바와 같이 정적 반도체 메모리장치가 알려져 있다.(1985년 2월호 ISSCC DIGEST OF TECHNICAL PAPERS의 페이지 58-59에서 야마모또등의 ″A 256K CMOS SRAM with Variable Impedance Loads″를 참조) 즉, 제3도에서, 라이트 인에이블 신호
Figure kpo00009
에 의하여 제어되는 부하 트랜지스터 QL0″,QL0″′,QL1″,QL1″′,…,QL,n-1″,QL,n-1″′은 안정(steady) 풀-업 수단으로 작동하는 부하 트랜지스터 QL0,QL0′,QL1,QL1′,…,QL,Qn-1,QL,n-1′에 부가된다.
따라서, 리이드 모드(
Figure kpo00010
=″1″) 동안에, 트랜지스터 QL0,QL0′,QL1,QL1′,…,QL,Qn-1,QL,n-1′로부터의 부하 전류에다 트랜지스터 QL0″,QL0″′,QL1″,QL1″′,…,QL,Qn-1″,QL,Qn-1″′으로부터의 부하 전류를 더한 전류가 비트라인 BL0,
Figure kpo00011
,BL1,
Figure kpo00012
,…, BLn-1,
Figure kpo00013
에 공급된다. 라이트 모드(
Figure kpo00014
=″0″) 동안에, 트랜지스터 QL0,QL0′,QL1,QL1′,…,QL,n-1,QL,n-1′로부터의 부하 전류만이 비트라인 BL0,
Figure kpo00015
,BL1,
Figure kpo00016
,…,BLn-1,
Figure kpo00017
에 공급된다. 제1도의 트랜지스터들의 크기에 비해 트랜지스터 QL0,QL0′,QL1,QL1′,…,QL,n-1,QL,n-1′의 크기를 줄일 수 있다는 것에 유의 하자, 따라서, 라이트 모드 도안에, BL0와
Figure kpo00018
등의 선택 비트라인중의 하나에 공급된 부하 전류는 제1도의 장치에 비하여 감소될 수 있다.
그러나, 제3도의 회로에서 비선택 비트라인 BL1,
Figure kpo00019
,…,BLn-1,
Figure kpo00020
에 공급된 부하 전류가 리이드 모드동안 보다는 라이트 모드 동안에 작기 때문에, 비선택 셀들의 내용이 반전될 수 있다는 문제가 발생한다. 예를들면, 메모리 셀 C0에 대해 라이트 동작을 행한다고 하자. 다음 로우 선택 신호 X0및 컬럼 선택 신호 Y0가 하이로 되고 거기에다 선택 비트라인들중의 하나인 BL0가 로우로, 다른 하나인
Figure kpo00021
가 하이로 되어서 메모리 셀 C0에 대해 라이트 동작을 행한다. 이때에, 1/2-선택 셀들 C1,C2,…,C0,n-1은 또한 관련 비트라인들 BL1,
Figure kpo00022
,BL2,
Figure kpo00023
…,BLn-1,
Figure kpo00024
에 연결되어 있다. 따라서 예를들어 메모리 셀 C1에서, 좌측 트랜지스터 Q1이 ON, 우측 트랜지스터 Q2가 OFF 된다면, 비트라인 BL1및
Figure kpo00025
에 대한 풀-업 동작은 단지 트랜지스터 QL1및 QL1′에 의하여 수행된다. 따라서, 비트라인 BL1에 있어서의 전위가 지나치게 많이 감소될 수도 있다. 결과적으로, 선택 워어드라인이 WL0로부터 WL1으로 이동될 때, 1/2-선택 셀 C11의 트랜지스터 Q2은 그의 상태와는 상관없이 강제적으로 OFF 되어서 트랜지스터 Q3가 ON이 된다. 즉, 다음의 1/2-선택 메모리 셀들의 내용이 반전될 가능성이 있다.
본 발명의 제1실시예를 설명하는 제4도에서, 제1도의 풀-업 수단으로서 부하 트랜지스터 QL0,QL0′,QL1,QL1′,…QL,n-1,QL,n-1′은 컬럼 선택 신호
Figure kpo00026
에 의하여 제어된다. 즉, 반전된 컬럼 선택 신호
Figure kpo00027
의 레벨이 로우일 때 부하 전류가 BL0와
Figure kpo00028
등의 비트라인에 공급되지 않는다.
이 경우, 리이드 모드 동안에 선택된 BL0및
Figure kpo00029
는 컬럼 선택 게이트 QB0및 QB0′에 의하여 데이타 버스 DB 및
Figure kpo00030
에 연결되어서 이 선택 비트라인 BL0및
Figure kpo00031
는 센스 증폭기 SA 안에 있는 풀-업 수단에 의하여 풀-업 된다.
또한, 라이트 모드 동안에, 라이트 증폭기 WA에 의하여 데이타 버스 DB와
Figure kpo00032
중의 하나는 로우가 되고, 그 나머지는 하이로 되어 라이트 동작은 데이타 버스 DB 및
Figure kpo00033
, 컬럼 선택 게이트 QB0및 QB0′, 및 비트라인 BL0및
Figure kpo00034
에 의하여 C0등의 선택된 셀에 대하여 실행하게 된다. 한편, 트랜지스터 QL1,QL1′,…,QL,n-1,QL,n-1′가 ON되기 때문에 반전된 컬럼 선택 신호
Figure kpo00035
은 하이이다. 따라서, 부하 전류는 BL1,
Figure kpo00036
,…,BLn-1,
Figure kpo00037
등의 비선택 비트라인에 공급된다. 또한 이 경우에 라이트모드 동안의 부하 전류가 리이드 모드 동안과 동일하다.
그리하여, 제4도의 회로에서 라이트 모드 동안에 선택된 비트라인들에서의 부하 전류는 감소되어 전력소모가 감소하게 되고, 비선택 비트라인들에서의 리이트 모드 동안의 부하 전류는 라이트 모드 동안과 동일하다. 결과적으로 비선택 비트라인들에서, 1/2-선택 셀들이 변화 되더라도 이전의 1/2-선택 셀들의 데이타가 다음의 1/2-선택 셀들의 데이타를 다시 라이트할 것이라는 가능성이 없다.
제5도는 본 발명의 제2실시예를 설명한다. 제5도에는, 라인 L과 비트라인 BL0,
Figure kpo00038
,BL1,
Figure kpo00039
,…,BLn-1,
Figure kpo00040
사이에 연결라인 L 및 트랜지스터 QL0″,QL0″,QL1″,QL1″′,…QL,n-1″,QL,n-1″′(이 경우에는 P-채널 트랜지스터)을 제공한다. 또한 이들 트랜지스터 QL0″,QL0″′,QL1″,QL1″′,…QL,n-1″,QL,n-1″′는 컬럼 선택 신호 Y0,Y1,…,Yn-1에 의하여 제어된다. 즉, 이 경우에 공통 연결 라인 L은 모든 비트라인들(정확하게, 비선택 비트라인들)의 평균 전위를 유지하고 모든 비선택 비트라인들의 전위를 같게 한다.
제1도의 트랜지스터들의 크기와 비교하여 부하 트랜지스터 QL0,QL0′,QL1,QL1′,…QL,n-1,QL,n-1′의 크기를 축소할 수 있다는 것에 유의하자.
제5도에서, 비트라인 BL0및 를 선택할 때, 컬럼 선택 신호 Y0는 하이이고 다른 컬럼 선택 신호 Y1내지 Yn-1은 로우이다. 따라서 비트 라인 BL0및
Figure kpo00041
가 각각 데이타 버스 DB 및
Figure kpo00042
에 연결 되도록 트랜지스터 QL0″ 및 QL0″′는 OFF 되고 트랜지스터 QL0및 QL0′는 ON 된다. 라이드 모드에서, 데이타 버스 DB가 라이트 증폭기 WA에 의하여 로우로 되도록 야기될 때, 전류는 통로 QL0→BL0→QB0→DB를 통하여 흐른다. 그러나 이 경우에서도 종래 기술과 비교한 바와 같이 부하 트랜지스터 QL0및 QL0′의 크기 축소로 인하여 전력소모가 적어질 수 있다. 다른 한편, 모든 트랜지스터 QB1, QB1′, …QB,n-1,QB,n-1′는 OFF 되고 모든 트랜지스터 QL1″,QL1″′,…QL,n-1″,QL,n-1″′가 OFF된다. 결과적으로 비선택 비트라인 BL1,
Figure kpo00043
,…,BLn-1,
Figure kpo00044
은 연결 라인 L에 의하여 공통적으로 연결되어서 이들 비선택 비트라인들의 전위는 같아지게 된다.
연결라인 L의 설치 이점을 설명한다. 제5도에서, 부하 트랜지스터 QL0,QL0′,…QL,n-1,Q0,QM4 크기가 감소된다면, 비트라인들에 대한 풀-업 전력이 작다. 따라서 BL0등의 비트라인들중의 하나가 라이트 증폭기 WA에 의하여 로우로 되게된 후에 비트라인 BL0및
Figure kpo00045
가 선택 상태로부터 비선택 상태로 변환될 때, 비트라인 BL0는 부하 트랜지스터 QL0및 QL0′에 의하여 빨리 폴-업 되지 않는다. 그러나 제5도에서 비트라인 BL0에 있어서의 더 낮은 전위는 트랜지스터 QL0″ 및 QL0″′의 OFF 상태로부터 ON 상태로의 변화에 인하여 연결라인 L에 있어서의 전위에 의하여 폴-업 된다. 비선택 비트라인들의 전위의 평균치가 선택된 비트라인들의 전위의 평균치보다 높기 때문에, 연결라인 L에 있어서의 전위는 비교적 항상 높다. 이 경우에, 리이드 모드 동안의 비선택 비트라인들의 전체 부하 전류는 라이트 모드 동안과 동일하다.
그리하여, 제5도의 회로에서도 라이트 모드 동안에 선택 비트라인들의 부하 전류는 감소되어 전력소모가 개선되고, 리이드 모드 동안의 비선택 비트라인들의 부하 전류는 라이트 모드 동안과 동일하다. 결과적으로 비선택 비트라인들에서 심지어 1/2-선택 셀이 변화될 때라도, 이전의 1/2 선택 셀들의 데이타가 다음의 1/2-선택 셀들의 데이타를 다시 라이트할 것이라는 가능성은 없다.
제6도는 본 발명의 제3실시예를 설명한다. 제6도에서 비트라인 단락회로를 형성하는 트랜지스터 QS0,QS1…QS,n-1(이 경우에는 P-채널 트랜지스터들)이 비트라인쌍들 BL0,
Figure kpo00046
; BL1,
Figure kpo00047
; …; BLn-1,
Figure kpo00048
의 각 쌍에 대해 제공되어 있고, 이들 트랜지스터들 QS0,QS1,…QS,n-1은 컬럼 선택 신호 Y0,Y1,…,Yn-1에 의하여 제어된다.
제6도의 선택된 비트라인들과 비선택된 비트라인들에 트랜지스터 QL0,QL0′,QL1,QL1′,…QL,n-1,QL,n-1′로 부터 부하 전류를 공급한다. 선택 비트라인 BL0및
Figure kpo00049
에서 트랜지스터 QS0는 OFF되고, 비선택 비트라인 BL1,
Figure kpo00050
,…,BLn-1,
Figure kpo00051
에서 트랜지스터 QS1,…,QS,n-1이 ON되어서 비선택 비트라인쌍들의 각 쌍 사이의 전위가 동일하게 된다. 그리하여 제6도 회로의 비선택 비트라인에서 1/2-선택 셀들이 변화될 때라도 이전의 1/2-선택 셀들의 데이타가 다음의 1/2-선택 셀들의 데이타를 다시 라이트할 가능성은 없다.
제4,5,6도에서 설명한 바와 같이 상기 언급한 세 실시예들 중 두 실시예를 조합할 수 있다. 예를들면, 제7도에서 나타낸 바와 같이 제4도의 제1실시예와 제5도의 제2실시예를 조합할 수 있다. 또는 제8도에서 나타낸 바와 같이 제4도의 제1실시예와 제6도의 제3실시예를 조합할 수 있다. 제7도 및 제8도에서, 부하 트랜지스터들이 차지하는 면적을 줄이기 위하여 부하 트랜지스터 QL0,QL0′,QL1,QL1′,…QL,Qn-1,QL,n-1′의 구동 전력을 더 줄일 수 있다. 또한, 제9도에서 나타낸 바와 같이 제5도의 제2실시예와 제6도의 제3실시예를 조합할 수 있다. 제9도에서, 비선택 비트라인쌍들의 더 낮은 비트라인들에 있어서의 전위는 다음의 1/2-선택 셀들의 내용이 반전하는 것을 막기 위하여 더 증가된다.
상기 언급한 실시예들에서, 트랜지스터의 형을 제한하지 아니하고 요구대로 P-채널형 트랜지스터 및 N-채널형 트랜지스터를 사용할 수 있다는 것에 유의하자.
상기 설명한 바와 같이, 본 발명에 의하면, 전력소모가 감소될 수 있고 또한 비선택 비트라인들에서 리이드 모드 동안의 부하 전류, 즉 풀-업 전력이 라이트 모드와 같기 때문에, 1/2-선택 셀들이 비선택 비트라인들에서 변화될 때라도 이전의 1/2-선택 셀들의 데이타가 다음의 1/2-선택 셀들의 데이타를 다시 라이트 할 가능성이 없어서 메모리 셀들의 내용을 반전시키는 것을 방지한다.

Claims (10)

  1. 다수의 워어드라인(WL0,WL1,…)과 다수의 비트라인쌍(BL0,
    Figure kpo00052
    …) 사이의 각 교차점에 제공되어 있는 정적 메모리 셀(C0,C1,…) ; 각각의 상기 비트라인쌍에 각각 제공되며, 다른 상기 비트라인쌍 보다 더 낮은 전위를 갖는 상기 비트라인쌍의 비트라인들에서의 전위감소를 억제하기 위한 수단 ; 상기 워드라인 중의 하나를 선택하기 위한 수단() ; 및 상기 비트라인쌍을 선택하고, 선택된 비트라인쌍에 연결된 상기 억제 수단에 의하여 더 낮은 레벨 비트라인 감소의 억제 동작을 막기 위한 수단으로 이루어진 반도체 메모리장치.
  2. 제1항에 있어서, 상기 억제 수단이 상기 비트라인쌍과 전원 사이에 연결되는 부하 트랜지스터(QL,QL0′,…,QL,n-1,QL,n-1′)를 포함하며, 상기 부하 트랜지스터는 해당하는 비트라인쌍이 선택되지 않을 때 ON이 되는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 억제 수단이 상기 비트라인쌍에 제공된 연결라인(L) ; 및 상기 비트라인쌍과 상기 연결라인 사이에 연결되며, 대응하는 비트라인쌍이 선택되지 않을 때 ON이 되는 다수의 트랜지스터(QL0″,QL0″′,…,QL,n-1″,QL,n-1″′)로 이루어진 반도체 메모리장치.
  4. 제1항에 있어서, 상기 억제 수단이 상기 비트라인쌍의 더 낮은 레벨 비트라인의 감소를 억제하기 위하여 각각의 상기 비트라인쌍들에 제공되는 비트라인 단락회로 형성 수단(QS0,QS1,…)을 포함하며, 상기 비트라인 단락회로 형성 수단은 해당하는 비트라인쌍이 선택되지 않을 때 ON이 되는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 억제 수단은 상기 비트라인쌍과 전원 사이에 연결되어 있고, 해당하는 비트라인쌍이 선택되지 않을 때 ON이 되는 부하 트랜지스터(QL0,QL0′,…QL,n-1,QL,n-1′) ; 상기 비트라인쌍에 제공된 연결라인(L) ; 및 상기 비트라인과 상기 연결라인 사이에 연결되고, 해당하는 비트라인쌍이 선택되지 않을 때 ON이 되는 다수의 트랜지스터(QL″,QL0″′,…,QL,n-1″,QL,n-1″′)로 이루어진 반도체 메모리장치.
  6. 제1항에 있어서, 상기 억제 수단이 상기 비트라인쌍과 전원 사이에 연결되고, 해당하는 비트라인쌍이 선택되지 않을 때 ON이 되는 부하 트랜지스터(QL0,QL0′,…QL,n-1,QL,n-1′) ; 및 상기 비트라인쌍의 더 낮은 레벨 비트라인의 감소를 억제하기 위하여 각각의 상기 비트라인쌍에 제공되며, 대응하는 비트라인쌍이 선택되지 않을 때 ON이 되는 비트라인 단락회로 형성 수단(SS0,QS1,…)으로 이루어진 반도체 메모리장치.
  7. 제1항에 있어서, 상기 억제 수단이 상기 비트라인쌍에 제공된 연결라인(l) ; 상기 비트라인쌍과 상기 연결라인 사이에 연결되고 해당하는 비트라인쌍이 선택되지 않을 때 ON이 되는 다수의 트랜지스터(QL0″,QL0″′,…,QL,n-1″,QL,n-1″′) ; 및 상기 비트라인쌍의 더 낮은 레벨 비트라인의 감소를 억제하기 위하여 각각의 상기 비트라인쌍에 제공되며, 해당하는 비트라인쌍이 선택되지 않을 때 ON이 되는 상기 비트라인 단락 회로 형성 수단(QS0,QS1,…)으로 이루어진 반도체 메모리장치.
  8. 다수의 워어드라인(WL0,WL1,…)과 다수의 비트라인쌍(BL0,
    Figure kpo00053
    ,…) 사이의 각 교점에 제공되는 정적 메모리 셀(C0,C1,…) ; 각각의 상기 비트라인쌍에 각각 제공되는 다수의 풀업 수단(QL0,QL0′,…) ; 상기 비트라인쌍의 더 낮은 비트라인에서의 전위 감소를 억제하기 위하여 상기 비트라인쌍에 제공된 연결라인(L) ; 상기 워어드라인을 선택하기 위한 수단(RD) ; 및 상기 비트라인쌍중의 하나를 선택하고, 선택된 비트라인쌍 이외의 비트라인쌍을 상기 연결라인에 연결하기 위한 수단으로 이루어져 있는 반도체 메모리장치.
  9. 제6항에 있어서, 상기 비트라인쌍의 더 낮은 레벨 비트라인의 감소를 억제하기 위하여 각각의 상기 비트라인쌍에 제공된 비트라인 단락 회로 형성 수단(QS0,QS1,…)을 더 포함하고, 상기 비트라인쌍 선택 수단(QS0,QS1,…)이 선택된 비트라인쌍 이외의 비트라인쌍에 단락 회로를 형성하는 반도체 메모리장치.
  10. 다수의 워어드라인(WL0,WL1,…)과 다수의 비트라인쌍(BL0,
    Figure kpo00054
    ,…) 사이의 각 교차점에 제공되어 있는 정적 메모리 셀(C0,C01,…) ; 각각의 상기 비트라인쌍에 각각 제공된 다수의 풀업 수단(QL0,QL0′,…) ; 상기 비트라인쌍의 더 낮은 레벨 비트라인의 감소를 억제하기 위하여 각각의 상기 비트라인쌍에 제공되는 비트라인 단락 회로 형성 수단 ; 상기 워어드라인중의 하나를 선택하기 위한 수단(RD) ; 및 상기 비트라인중의 하나를 선택하기 위하며, 선택된 비트라인쌍 이외의 비트라인쌍에 단락 회로를 형성하기 위한 수단으로 이루어져 있는 반도체 메모리장치.
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