JP4147865B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリセルを含む半導体集積回路に関する。
【0002】
【従来の技術】
SRAMセルを有する従来の半導体集積回路の構成について、図11を参照しながら説明する。図11には、この半導体集積回路に含まれる複数のメモリセルの内の4個のメモリセル71〜74が図示されており、各メモリセルは、対をなすビットラインBL41とBL41バーに接続されている。1つのメモリセルには1ビット相当の情報を記憶することができ、記憶された情報は、対をなすビットラインBL41とBL41バーを介して、センスアンプ82によって読み出すことができる。
図11に示す半導体集積回路において、同一の列における複数のメモリセルに対しては同時にデータの読出し/書込みを行なうことができないように周辺回路が構成されている。
【0003】
図12に、図11の半導体集積回路に含まれているメモリセルの回路図を示す。図12に示すように、このメモリセルは、反転回路INV41及びINV42と、NチャネルMOSトランジスタQN41及びQN42とを含んでいる。反転回路INV41は、入力が第1のストアノードN41に接続されており、出力が第2のストアノードN42に接続されている。また、反転回路INV42は、入力が第2のストアノードN42に接続されており、出力が第1のストアノードN41に接続されている。
【0004】
トランジスタQN41のソース〜ドレイン経路は、第1のストアノードN41とビットラインBL41との間に接続されている。トランジスタQN42のソース〜ドレイン経路は、第2のストアノードN42とビットラインBL41バーとの間に接続されている。トランジスタQN41及びQN42のゲートは、ワードラインWL41に接続されている。
このように構成されたメモリセルにおいては、第1のストアノードN41がローレベルとなり第2のストアノードN42がハイレベルとなる第1の状態と、第1のストアノードN41がハイレベルとなり第2のストアノードN42がローレベルとなる第2の状態との内の一方を記憶することができる。
このメモリセルにおいては、トランジスタQN41及びQN42がポート(書込み/読出しポート)を構成している。
【0005】
図13に、図11の半導体集積回路に含まれているセンスアンプの回路図を示す。図13に示すように、このセンスアンプは、差動増幅回路であり、PチャネルMOSトランジスタQP51〜QP54と、NチャネルMOSトランジスタQN51〜QN53とを含んでいる。トランジスタQP51及びQP52、並びに、トランジスタQP53及びQP54は、それぞれ並列接続されており、トランジスタQP51〜QP54のソースは、高電位側の電源電位VDDに接続されている。トランジスタQP52のゲートは、トランジスタQP53及びQP54のドレインに接続されており、トランジスタQP53のゲートは、トランジスタQP51及びQP52のドレインに接続されている。
トランジスタQP51及びQP54のゲートには、プリチャージ回路81がビットラインBL41及びBL41バーのプリチャージを行っている間にローレベルとなるPCバー信号が入力される。
【0006】
トランジスタQN51のドレインは、トランジスタQP51及びQP52のドレインに接続されており、トランジスタQN51のゲートは、ビットラインBL41に接続されており、トランジスタQN51のソースは、トランジスタQN53のドレインに接続されている。
トランジスタQN52のドレインは、トランジスタQP53及びQP54のドレインに接続されており、トランジスタQN52のゲートは、ビットラインBL41バーに接続されており、トランジスタQN52のソースは、トランジスタQN53のドレインに接続されている。
【0007】
トランジスタQN53のソース〜ドレイン経路は、トランジスタQN51及びQN52のソースと低電位側の電源電位VSS(ここでは接地電位とする)との間に接続されている。トランジスタQN53のゲートには、ハイレベルとなったときにセンスアンプ回路82をオンにするSAON信号が入力される。
センスアンプ82においては、トランジスタQP51のドレイン、トランジスタQP52のドレイン、又は、トランジスタQN51のドレインのレベルが第1の出力信号となり、トランジスタQP53のドレイン、トランジスタQP54のドレイン、又は、トランジスタQN52のドレインのレベルが第2の出力信号となる。
【0008】
図12を参照しながら、メモリセルへのデータの書込み動作について説明する。
データの書込みにおいては、ワードラインWL41上にハイレベルの信号が供給されると共に、例えば、ビットラインBL41上にハイレベルの信号が供給され、ビットラインBL41バー上にローレベルの信号が供給される。ワードラインWL41上にハイレベルの信号が供給されることにより、トランジスタQN41とQN42がオン状態となる。これにより、ストアノードN41は、ビットラインBL41上と同一のハイレベルとなり、ストアノードN42は、ビットラインBL41バー上と同一のローレベルとなる。反転回路INV41とINV42がこの状態を維持することにより、メモリセルに1ビットのデータが記憶される。
【0009】
次に、図11〜図13を参照しながら、メモリセルからのデータの読出し動作について説明する。
メモリセルからのデータの読出し動作においては、まず、プリチャージ回路81が、ビットラインBL41及びBL41バーのプリチャージを行う。このとき、ローレベルのPCバー信号がセンスアンプ82内のトランジスタQP51及びQP54のゲートに入力されるとともに、ローレベルのSAON信号がセンスアンプ82内のトランジスタQN53のゲートに入力される。ローレベルのPCバー信号がゲートに入力されると、トランジスタQP51及びQP54はオン状態となり、トランジスタQP52及びQP53はオフ状態となる。また、ローレベルのSAON信号がゲートに入力されると、トランジスタQN53はオフ状態となる。
【0010】
プリチャージ回路81によるビットラインBL41及びBL41バーのプリチャージが終了した後、ワードラインWL41にハイレベルの信号が供給され、メモリセル内のトランジスタQN41及びQN42がオン状態となる。これにより、ビットラインBL41がストアノードN41のレベルと同一となり、ビットラインBL41バーがストアノードN42のレベルと同一となる。一方、このとき、ハイレベルのPCバー信号がセンスアンプ82内のトランジスタQP51及びQP54のゲートに入力されるとともに、ハイレベルのSAON信号がセンスアンプ82内のトランジスタQN53のゲートに入力される。ハイレベルのPCバー信号がゲートに入力されると、トランジスタQP51及びQP54はオフ状態となる。また、ハイレベルのSAON信号がゲートに入力されると、トランジスタQN53はオン状態となる。
【0011】
ここで、ビットラインBL41の電位がビットラインBL41バーの電位より低い場合には、トランジスタQN51はオフ状態となり、トランジスタQN52はオン状態となる。これにより、センスアンプ82の第1の出力信号はハイレベルとなり、第2の出力信号はローレベルとなる。
一方、ビットラインBL41の電位がビットラインBL41バーの電位より高い場合には、トランジスタQN51はオン状態となり、トランジスタQN52はオフ状態となる。これにより、センスアンプ82の第1の出力信号はローレベルとなり、第2の出力信号はハイレベルとなる。
【0012】
このように、センスアンプ82を用いてビットライBL41及びBL41バーのレベルを検出することにより、メモリセルに記憶されている1ビットのデータが読み出される。
【0013】
このような従来の半導体集積回路においては、(i)メモリセルにデータを書き込むときに、ローレベルの信号を強く駆動する必要があること、(ii)メモリセルからデータを読み出すときに、わずかな電位差を読み取る必要があること、等の理由から、メモリセル1列当たり2本のビットラインが必要であった。そのため、チップ面積が大きくなり、コストが高くなってしまっていた。
【0014】
ところで、日本国特許出願公開(特開)平10−275476号公報(以下、「文献1」という)には、それぞれがビット線を含む複数のセル列と、セル列のビット線と切替え可能に接続された入力ポートと、制御ポートと、及び出力ポートとを含む列マルチプレクサと、列マルチプレクサの制御ポートと接続され、列マルチプレクサを制御することにより受取った列アドレスに基づき、予め定められた数のセル列のビット線を選ぶ列デコーダと、列マルチプレクサの出力ポートと接続され、プリチャージ信号を受取ると、列マルチプレクサを通して選択されたセル列のビット線をプリチャージする1次プリチャージ素子と、セル列及び1次プリチャージ素子と接続され、プリチャージ信号を生成して選択されたセル列のビット線のプリチャージ中に、セル列のビット線からセル列を絶縁するタイミング手段と、からなることを特徴とするランダムアクセスメモリが記載されている。
しかしながら、文献1に掲載されたランダムアクセスメモリは、ビット線の数を減少させるものではない。
【0015】
また、特開平9−297993号公報(以下、「文献2」という)には、それぞれが少なくとも1つの読出しポートを持つマトリクス状に配設された複数のメモリセルで構成されるメモリセル・アレイと、複数のメモリセルのうち、同一行のメモリセルに共通接続されたワード線と、複数のメモリセルのうち、同一行にあるn(n≧2)列のメモリセルに共通接続されたビット線とを備え、同一行にありかつビット線を共有するn個のメモリセルのアクセストランジスタの電流駆動能力が、1:2:・・・:2n-1 の関係に設定されたことを特徴とするメモリ回路が記載されている。
文献2に掲載されたメモリ回路は、ビット線の数を減少させるものである。しかしながら、文献2に掲載されたメモリ回路においては、センスアンプが、ビット線上に現れ得る2n通りの信号レベルを識別可能である必要があり、センスアンプの構成が非常に複雑となる。
【0016】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、メモリセルを含む半導体集積回路において、読出し回路の回路構成を簡易にしながら、ビットラインの数を少なくすることを目的する。
【0017】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第1の観点に係る半導体集積回路は、L行M列(L、Mは、自然数)のマトリクス状に配置された(L×M)個のメモリセルであって、各々がN個(Nは、自然数)のポートを有する(L×M)個のメモリセルと、各列のメモリセルのN個のポートにそれぞれ接続された(M×N)本のビットラインと、各列のメモリセルの内の1つを選択するためのL本のワードラインと、(M×N)本のビットラインを介して各列のメモリセルに接続され、L本のワードラインの内1つによって選択されたメモリセルに記憶されているデータを読み出す(M×N)個の読出し回路と、を具備し、読出し回路が、ソースが第2の電源電位に接続され、ドレインが読出し回路の第1の出力端となっており、ゲートに(M×N)本のビットラインの内1つのプリチャージが行われている間にローレベルとなる第1の信号が入力される第1のPチャネルトランジスタと、ソースが第2の電源電位に接続され、ドレインが第1のPチャネルトランジスタのドレインに接続された第2のPチャネルトランジスタと、ソースが第2の電源電位に接続され、ゲートが第1及び第2のPチャネルトランジスタのドレインに接続された第3のPチャネルトランジスタと、ソースが第2の電源電位に接続され、読出し回路の第2の出力端となっているドレインが第2のPチャネルトランジスタのゲート及び第3のトランジスタのドレインに接続され、ゲートに第1の信号が入力される第4のPチャネルトランジスタと、ドレインが第1及び第2のPチャネルトランジスタのドレインに接続され、ゲートが第2のPチャネルトランジスタのゲート、第3のPチャネルトランジスタのドレイン、及び、第4のPチャネルトランジスタのドレインに接続された第1のNチャネルトランジスタと、ドレインが第2のPチャネルトランジスタのゲート、第3及び第4のPチャネルトランジスタのドレイン、及び、第1のNチャネルトランジスタのゲートに接続され、ゲートが(M×N)本のビットラインの内1つに接続された第2のNチャネルトランジスタと、ドレインが第1及び第2のNチャネルトランジスタのソースに接続され、ソースが第1の電源電位に接続され、ゲートに読出し回路を動作させるときにハイレベルとなる第2の信号が入力される第3のNチャネルトランジスタと、を具備する。
【0018】
ここで、メモリセルが、入力が第1のストアノードに接続され、出力が第2のストアノードに接続された第1の反転回路と、入力が第2のストアノードに接続され、出力が第1のストアノードに接続された第2の反転回路と、ソース〜ドレイン経路が第1のストアノードと第1の電源電位との間に接続された第1のトランジスタと、ソース〜ドレイン経路が第2のストアノードと(M×N)本のビットラインの内1つとの間に接続され、ゲートがL本のワードラインの内1つに接続された第2〜第(N+1)のトランジスタとを具備するようにしても良い。
【0020】
また、本発明の第2の観点に係る半導体集積回路は、L行M列(L、Mは、自然数)のマトリクス状に配置された(L×M)個のメモリセルであって、各々がN個(Nは、自然数)のポートを有する(L×M)個のメモリセルと、各列のメモリセルのN個のポートにそれぞれ接続された(M×N)本のビットラインと、各列のメモリセルの内の1つを選択するためのL本のワードラインと、(M×N)本のビットラインを介して各列のメモリセルに接続され、L本のワードラインの内1つによって選択されたメモリセルに記憶されているデータを読み出す(M×N)個の読出し回路と、所定の電位を生成して出力する電位生成回路と、を具備し、読出し回路が、電位生成回路が出力する電位と(M×N)本のビットラインの内1つの電位との電位差を増幅して出力し、電位生成回路が、(M×N)本のビットラインの内1つのプリチャージが行われている間にローレベルとなる第1の信号を反転して出力する反転回路と、ソースが第2の電源電位に接続され、ドレインが電位生成回路の出力端であり、ゲートに第1の信号が入力される第5のPチャネルトランジスタと、第5のPチャネルトランジスタのドレインと反転回路の出力との間に接続されたキャパシタと、を具備する。
【0021】
また、読出し回路が、ソースが第2の電源電位に接続され、ドレインが読出し回路の第1の出力端となっており、ゲートに第1の信号が入力される第1のPチャネルトランジスタと、ソースが第2の電源電位に接続され、ドレインが第1のPチャネルトランジスタのドレインに接続された第2のPチャネルトランジスタと、ソースが第2の電源電位に接続され、ゲートが第1及び第2のPチャネルトランジスタのドレインに接続された第3のPチャネルトランジスタと、ソースが第2の電源電位に接続され、読出し回路の第2の出力端となっているドレインが第2のPチャネルトランジスタのゲート及び第3のトランジスタのドレインに接続され、ゲートに第1の信号が入力される第4のPチャネルトランジスタと、ドレインが第1及び第2のPチャネルトランジスタのドレインに接続され、ゲートに電位生成回路が出力する電位が入力される第1のNチャネルトランジスタと、ドレインが第2のPチャネルトランジスタのゲート、第3及び第4のPチャネルトランジスタのドレインに接続され、ゲートが(M×N)本のビットラインの内1つに接続された第2のNチャネルトランジスタと、ドレインが第1及び第2のNチャネルトランジスタのソースに接続され、ソースが第1の電源電位に接続され、ゲートに読出し回路を動作させるときにハイレベルとなる第2の信号が入力される第3のNチャネルトランジスタとを具備するようにしても良い。
【0023】
さらに、電位生成回路が、(M×N)本のビットラインのプリチャージ電位よりも0.1〜0.2V低い電位を出力することとしても良い。
また、電位生成回路の出力端又は読出し回路の入力端と第1の電源電位との間に接続された第2のキャパシタを更に具備するようにしても良い。
【0024】
以上のように構成した本発明に係る半導体集積回路によれば、読出し回路の回路構成を簡易にしながら、ビットラインの数を少なくすることが可能である。
【0025】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1に、本発明の第1の実施形態に係る半導体集積回路の一部を示す。この半導体集積回路は、マトリクス状に配置された複数のSRAMセルによって構成されるメモリセルアレイを含んでいる。図1には、任意の1列における4個のメモリセル1〜4が示されている。各メモリセルは、ビットラインBL1バーに接続されている。また、この半導体集積回路は、メモリセル1〜4にデータを書き込むための書込み回路10と、ビットラインBL1バーのプリチャージを行うプリチャージ回路11と、メモリセル1〜4からデータを読み出すためのセンスアンプ12とを含んでいる。1つのメモリセルには1ビット相当の情報を記憶することができ、記憶された情報は、ビットラインBL1バーを介して、センスアンプ12によって読み出すことができる。
図1に示す半導体集積回路において、同一の列における複数のメモリセルに対しては同時にデータの読出し/書込みを行なうことができないように周辺回路が構成されている。
【0026】
図2に、図1の半導体集積回路に含まれているメモリセルの回路図を示す。図2に示すように、このメモリセルは、反転回路INV1及びINV2と、NチャネルMOSトランジスタQN1及びQN2とを含んでいる。反転回路INV1は、入力が第1のストアノードN1に接続されており、出力が第2のストアノードN2に接続されている。また、反転回路INV2は、入力が第2のストアノードN2に接続されており、出力が第1のストアノードN1に接続されている。
【0027】
トランジスタQN1のソース〜ドレイン経路は、第1のストアノードN1と低電位側の電源電位VSS(ここでは接地電位とする)との間に接続されている。トランジスタQN1のゲートには、R信号が入力される。
トランジスタQN2のソース〜ドレイン経路は、第2のストアノードN2とビットラインBL1バーとの間に接続されている。トランジスタQN2のゲートは、ワードラインWL1に接続されている。
このメモリセルにおいては、トランジスタQN2がポート(書込み/読出しポート)を構成している。
【0028】
このように構成されたメモリセルにおいては、第1のストアノードN1がローレベルとなり第2のストアノードN2がハイレベルとなる第1の状態と、第1のストアノードN1がハイレベルとなり第2のストアノードN2がローレベルとなる第2の状態との内の一方を記憶することができる。
【0029】
図3に、図1の半導体集積回路に含まれているセンスアンプの回路図を示す。図3に示すように、このセンスアンプは、PチャネルMOSトランジスタQP11〜QP14と、NチャネルMOSトランジスタQN11〜QN13とを含んでいる。トランジスタQP11及びQP12、並びに、トランジスタQP13及びQP14は、それぞれ並列接続されており、トランジスタQP11〜QP14のソースは、高電位側の電源電位VDDに接続されている。トランジスタQP12のゲートは、トランジスタQP13及びQP14のドレインに接続されており、トランジスタQP13のゲートは、トランジスタQP11及びQP12のドレインに接続されている。
トランジスタQP11及びQP14のゲートには、プリチャージ回路11がビットラインBL1バーのプリチャージを行っている間にローレベルとなるPCバー信号が入力される。
【0030】
トランジスタQN11のドレインは、トランジスタQP11及びQP12のドレインに接続されており、トランジスタQN11のゲートは、トランジスタQP13及びQP14のドレインに接続されており、トランジスタQN11のソースは、トランジスタQN13のドレインに接続されている。
トランジスタQN12のドレインは、トランジスタQP13及びQP14のドレインに接続されており、トランジスタQN12のゲートは、ビットラインBL1バーに接続されており、トランジスタQN12のソースは、トランジスタQN13のドレインに接続されている。
【0031】
トランジスタQN13のソース〜ドレイン経路は、トランジスタQN11及びQN12のソースと低電位側の電源電位VSS(ここでは接地電位)との間に接続されている。トランジスタQN13のゲートには、ハイレベルとなったときにセンスアンプ回路12をオン状態にするSAON信号が入力される。
センスアンプ12においては、トランジスタQP11のドレイン、トランジスタQP12のドレイン、又は、トランジスタQN11のドレインのレベルが第1の出力信号となり、トランジスタQP13のドレイン、トランジスタQP14のドレイン、又は、トランジスタQN12のドレインのレベルが第2の出力信号となる。
【0032】
図2を参照しながら、メモリセルへのデータの書込み動作について説明する。
データの書込みにおいては、ワードラインWL1上にハイレベルの信号が供給されると共に、例えば、ビットラインBL1バー上にローレベルの信号が供給される。ワードラインWL1上にハイレベルの信号が供給されることにより、トランジスタQN2がオン状態となる。これにより、ストアノードN2は、ビットラインBL1バー上と同一のローレベルとなり、ストアノードN1は、ハイレベルとなり、メモリセルは、第2の状態となる。反転回路INV1とINV2がこの状態を維持することにより、メモリセルに1ビットのデータが記憶される。
また、トランジスタQN1のゲートにハイレベルのリセット信号が入力されると、トランジスタQN1がオン状態となる。これにより、ストアノードN1は、ローレベルとなり、ストアノードN2は、ハイレベルとなり、メモリセルは、第1の状態となる。
【0033】
次に、図1〜図3を参照しながら、メモリセルからのデータの読出し動作について説明する。
メモリセルからのデータの読出し動作においては、まず、プリチャージ回路11が、ビットラインBL1バーのプリチャージを行う。このとき、ローレベルのPCバー信号がセンスアンプ12内のトランジスタQP11及びQP14のゲートに入力されるとともに、ローレベルのSAON信号がセンスアンプ12内のトランジスタQN13のゲートに入力される。ローレベルのPCバー信号がトランジスタQN13のゲートに入力されると、トランジスタQP11及びQP14はオン状態となり、トランジスタQP12及びQP13はオフ状態となる。また、ローレベルのSAON信号がゲートに入力されると、トランジスタQN13はオフ状態となる。
【0034】
プリチャージ回路11によるビットラインBL1バーのプリチャージが終了した後、ワードラインWL1にハイレベルの信号が供給され、メモリセル内のトランジスタQN2がオン状態となる。これにより、ビットラインBL1バーがストアノードN2のレベルと同一となる。一方、このとき、ハイレベルのPCバー信号がセンスアンプ12内のトランジスタQP11及びQP14のゲートに入力されるとともに、ハイレベルのSAON信号がセンスアンプ12内のトランジスタQN13のゲートに入力される。ハイレベルのPCバー信号がゲートに入力されると、トランジスタQP11及びQP14はオフ状態となる。また、ハイレベルのSAON信号がゲートに入力されると、トランジスタQN13はオン状態となる。
【0035】
ここで、ビットラインBL1バーがハイレベル、すなわちストアノードN2がハイレベルの場合には、トランジスタQN12はオン状態となり、トランジスタQN12のドレインはローレベルとなる。これにより、センスアンプ12の第2の出力信号はローレベルとなる。
また、トランジスタQN11はオフ状態となり、トランジスタQP12はオン状態となり、トランジスタQP13はオフ状態となる。これにより、トランジスタQP12のドレインはハイレベルとなる。従って、センスアンプ12の第1の出力信号はハイレベルとなる。
【0036】
一方、ビットラインBL1バーがローレベル、すなわちストアノードN2がローレベルの場合には、トランジスタQN12はオフ状態となる。また、トランジスタQN11のゲートは、残存する電荷によってハイレベルとなり、トランジスタQN11はオン状態となり、トランジスタQN11のドレインはローレベルとなる。これにより、トランジスタQP13はオン状態となり、トランジスタQP13のドレインはハイレベルとなる。従って、センスアンプ12の第1の出力信号はローレベルとなり、第2の出力信号はハイレベルとなる。
【0037】
このように、センスアンプ12を用いてビットラインBL1バーのレベルを検出することにより、メモリセルに記憶されている1ビットのデータが読み出される。
【0038】
以上説明したように、本実施形態に係る半導体集積回路によれば、センスアンプ12の回路構成を簡易にしながら、メモリセル1列当たりのビットラインの本数を1本とすることができるので、チップ面積を小さくすることができ、コストを低減することができる。
【0039】
次に、本発明の第2の実施形態について説明する。図4に、本発明の第2の実施形態に係る半導体集積回路の一部を示す。この半導体集積回路は、マトリクス状に配置された複数のSRAMセルによって構成されるメモリセルアレイを含んでいる。図4には、任意の1列における4個のメモリセル21〜24が示されている。各メモリセルは、ビットラインBL11バー及びBL12バーに接続されている。また、この半導体集積回路は、メモリセル21〜24にデータを書き込むための書込み回路10と、ビットラインBL11バー及びBL12バーのプリチャージをそれぞれ行うプリチャージ回路11及び31と、メモリセル21〜24からデータを読み出すためのセンスアンプ12及び32とを含んでいる。1つのメモリセルには1ビット相当の情報を記憶することができ、記憶された情報は、ビットラインBL11バー、又は、ビットラインBL12バーを介して、センスアンプ12又は32によって読み出すことができる。
【0040】
図4に示す半導体集積回路において、同一のアドレスのメモリセルに対しては同時にデータの読出し/書込みを行なうことができないように周辺回路が構成されている。一方、ビットラインBL11バーを介してのメモリセル21へのデータの書込みと、ビットラインBL12バーを介してのメモリセル22からのデータの読出しとを同時に行うことは可能である。
【0041】
図5に、図4の半導体集積回路に含まれているメモリセルの回路図を示す。図5に示すように、このメモリセルは、反転回路INV21及びINV22と、NチャネルMOSトランジスタQN21〜QN23とを含んでいる。反転回路INV21は、入力が第1のストアノードN21に接続されており、出力が第2のストアノードN22に接続されている。また、反転回路INV22は、入力が第2のストアノードN22に接続されており、出力が第1のストアノードN21に接続されている。
【0042】
トランジスタQN21のソース〜ドレイン経路は、第1のストアノードN21と低電位側の電源電位VSS(ここでは接地電位とする)との間に接続されている。トランジスタQN21のゲートには、R信号が入力される。
トランジスタQN22のソース〜ドレイン経路は、第2のストアノードN22とビットラインBL11バーとの間に接続されている。トランジスタQN22のゲートは、ワードラインWL11に接続されている。
【0043】
トランジスタQN23のソース〜ドレイン経路は、第2のストアノードN22とビットラインBL12バーとの間に接続されている。トランジスタQN23のゲートは、ワードラインWL12に接続されている。
このメモリセルにおいては、トランジスタQN22が第1のポート(書込み/読出しポート)を構成し、トランジスタQN23が第2のポート(読出し専用ポート)を構成している。
【0044】
このように構成されたメモリセルにおいては、第1のストアノードN21がローレベルとなり第2のストアノードN22がハイレベルとなる第1の状態と、第1のストアノードN21がハイレベルとなり第2のストアノードN22がローレベルとなる第2の状態との内の一方を記憶することができる。
なお、図4の半導体集積回路に含まれているセンスアンプ32の回路構成は、図3に示すセンスアンプ12の回路構成と同様である。
【0045】
図5を参照しながら、メモリセルへのデータの書込み動作について説明する。データの書込みにおいては、ワードラインWL11上にハイレベルの信号が供給されると共に、例えば、ビットラインBL11バー上にローレベルの信号が供給される。ワードラインWL11上にハイレベルの信号が供給されることにより、トランジスタQN22がオン状態となる。これにより、ストアノードN22は、ビットラインBL11バー上と同一のローレベルとなり、ストアノードN21は、ハイレベルとなり、メモリセルは、第2の状態となる。反転回路INV21とINV22がこの状態を維持することにより、メモリセルに1ビットのデータが記憶される。
また、トランジスタQN21のゲートにハイレベルのリセット信号が入力されると、トランジスタQN21がオン状態となる。これにより、ストアノードN21は、ローレベルとなり、ストアノードN22は、ハイレベルとなり、メモリセルは、第1の状態となる。
【0046】
次に、図4及び図5を参照しながら、メモリセルからのデータの読出し動作について説明する。
書込み/読出しポートを介してデータの読出しを行う際には、まず、プリチャージ回路11が、ビットラインBL11バーのプリチャージを行う。このとき、ローレベルのPCバー信号がセンスアンプ12内のトランジスタQP11及びQP14のゲートに入力されるとともに、ローレベルのSAON信号がセンスアンプ12内のトランジスタQN13のゲートに入力される。ローレベルのPCバー信号がゲートに入力されると、センスアンプ12内のトランジスタQP11及びQP14はオン状態となり、センスアンプ12内のトランジスタQP12及びQP13はオフ状態となる。また、ローレベルのSAON信号がゲートに入力されると、センスアンプ12内のトランジスタQN13はオフ状態となる。
【0047】
プリチャージ回路11によるビットラインBL11バーのプリチャージが終了した後、ワードラインWL11にハイレベルの信号が供給され、メモリセル内のトランジスタQN22がオン状態となる。これにより、ビットラインBL11バーがストアノードN22のレベルと同一となる。一方、このとき、ハイレベルのPCバー信号がセンスアンプ12内のトランジスタQP11及びQP14のゲートに入力されるとともに、ハイレベルのSAON信号がセンスアンプ12内のトランジスタQN13のゲートに入力される。ハイレベルのPCバー信号がゲートに入力されると、センスアンプ12内のトランジスタQP11及びQP14はオフ状態となる。また、ハイレベルのSAON信号がゲートに入力されると、センスアンプ12内のトランジスタQN13はオン状態となる。
【0048】
ここで、ビットラインBL11バーがハイレベル、すなわちストアノードN22がハイレベルの場合には、センスアンプ12内のトランジスタQN12はオン状態となり、センスアンプ12内のトランジスタQN12のドレインはローレベルとなる。これにより、センスアンプ12の第2の出力信号はローレベルとなる。
また、センスアンプ12内のトランジスタQN11はオフ状態となり、センスアンプ12内のトランジスタQP12はオン状態となり、センスアンプ12内のトランジスタQP13はオフ状態となる。これにより、センスアンプ12内のトランジスタQP12のドレインはハイレベルとなる。従って、センスアンプ12の第1の出力信号はハイレベルとなる。
【0049】
一方、ビットラインBL11バーがローレベル、すなわちストアノードN22がローレベルの場合には、センスアンプ12内のトランジスタQN12はオフ状態となる。また、センスアンプ12内のトランジスタQN11のゲートは、残存する電荷によってハイレベルとなり、センスアンプ12内のトランジスタQN11はオン状態となり、センスアンプ12内のトランジスタQN11のドレインはローレベルとなる。これにより、センスアンプ12内のトランジスタQP13はオン状態となり、センスアンプ12内のトランジスタQP13のドレインはハイレベルとなる。従って、センスアンプ12の第1の出力信号はローレベルとなり、第2の出力信号はハイレベルとなる。
【0050】
このように、センスアンプ12を用いてビットラインBL11バーのレベルを検出することにより、メモリセルに記憶されている1ビットのデータが書込み/読出しポートを介して読み出される。
【0051】
一方、読出し専用ポートを用いてデータの読出しを行う際には、まず、プリチャージ回路31が、ビットラインBL12バーのプリチャージを行う。このとき、ローレベルのPCバー信号がセンスアンプ32内のトランジスタQP11及びQP14のゲートに入力されるとともに、ローレベルのSAON信号がセンスアンプ32内のトランジスタQN13のゲートに入力される。ローレベルのPCバー信号がゲートに入力されると、センスアンプ32内のトランジスタQP11及びQP14はオン状態となり、センスアンプ32内のトランジスタQP12及びQP13はオフ状態となる。また、ローレベルのSAON信号がゲートに入力されると、センスアンプ32内のトランジスタQN13はオフ状態となる。
【0052】
プリチャージ回路31によるビットラインBL12バーのプリチャージが終了した後、ワードラインWL12にハイレベルの信号が供給され、メモリセル内のトランジスタQN23がオン状態となる。これにより、ビットラインBL12バーがストアノードN22のレベルと同一となる。一方、このとき、ハイレベルのPCバー信号がセンスアンプ32内のトランジスタQP11及びQP14のゲートに入力されるとともに、ハイレベルのSAON信号がセンスアンプ32内のトランジスタQN13のゲートに入力される。ハイレベルのPCバー信号がゲートに入力されると、センスアンプ32内のトランジスタQP11及びQP14はオフ状態となる。また、ハイレベルのSAON信号がゲートに入力されると、センスアンプ32内のトランジスタQN13はオン状態となる。
【0053】
ここで、ビットラインBL12バーがハイレベル、すなわちストアノードN22がハイレベルの場合には、センスアンプ32内のトランジスタQN12はオン状態となり、センスアンプ32内のトランジスタQN12のドレインはローレベルとなる。これにより、センスアンプ32の第2の出力信号はローレベルとなる。
また、センスアンプ32内のトランジスタQN11はオフ状態となり、センスアンプ32内のトランジスタQP12はオン状態となり、センスアンプ32内のトランジスタQP13はオフ状態となる。これにより、センスアンプ32内のトランジスタQP12のドレインはハイレベルとなる。従って、センスアンプ32の第1の出力信号はハイレベルとなる。
【0054】
一方、ビットラインBL12バーがローレベル、すなわちストアノードN32がローレベルの場合には、センスアンプ32内のトランジスタQN12はオフ状態となる。また、センスアンプ32内のトランジスタQN11のゲートは、残存する電荷によってハイレベルとなり、センスアンプ32内のトランジスタQN11はオン状態となり、センスアンプ32内のトランジスタQN11のドレインはローレベルとなる。これにより、センスアンプ32内のトランジスタQP13はオン状態となり、センスアンプ32内のトランジスタQP13のドレインはハイレベルとなる。従って、センスアンプ32の第1の出力信号はローレベルとなり、第2の出力信号はハイレベルとなる。
【0055】
このように、センスアンプ32を用いてビットラインBL12バーのレベルを検出することにより、メモリセルに記憶されている1ビットのデータが読出し専用ポートを介して読み出される。
【0056】
以上説明したように、本実施形態に係る半導体集積回路によれば、センスアンプ12及び32の回路構成を簡易にしながら、メモリセルのポート当たりのビットラインの数を1本とすることができるので、チップ面積を小さくすることができ、コストを低減することができる。
【0057】
次に、本発明の第3の実施形態について説明する。図6に、本発明の第3の実施形態に係る半導体集積回路の一部を示す。この半導体集積回路は、マトリクス状に配置された複数のSRAMセルによって構成されるメモリセルアレイを含んでいる。図6には、任意の2列における8個のメモリセル110、111、120、121、130、131、140、141が示されている。メモリセル110、120、130、140は、ビットラインBL21バーに接続されており、メモリセル111、121、131、141は、ビットラインBL22バーに接続されている。また、この半導体集積回路は、メモリセル110、120、130、140にデータを書き込むための書込み回路210と、ビットラインBL21バーのプリチャージを行うプリチャージ回路220と、メモリセル110、120、130、140からデータを読み出すためのセンスアンプ230と、メモリセル111、121、131、141にデータを書き込むための書込み回路211と、ビットラインBL22バーのプリチャージを行うプリチャージ回路221と、メモリセル111、121、131、141からデータを読み出すためのセンスアンプ231と、センスアンプ230、231に所定の基準電位を出力する電位生成回路200とを含んでいる。1つのメモリセルには1ビット相当の情報を記憶することができ、メモリセル110、120、130、140に記憶された情報は、ビットラインBL21バーを介して、センスアンプ230によって読み出すことができ、メモリセル111、121、131、141に記憶された情報は、ビットラインBL22バーを介して、センスアンプ231によって読み出すことができる。なお、メモリセル110、111、120、121、130、131、140、141の構成は、図2に示すメモリセルの構成と同様である。
図6に示す半導体集積回路において、同一の列における複数のメモリセルに対して同時にデータの読出し/書込みを行なうことができないように周辺回路が構成されている。
【0058】
図7に、図6の半導体集積回路に含まれている電位生成回路の回路図を示す。図7に示すように、この電位生成回路は、PチャネルMOSトランジスタQP35と、キャパシタC31と、反転回路INV31とを含んでいる。
電位生成回路200内のトランジスタQP35のソースは、高電位側の電源電位VDDに接続され、ドレインは、キャパシタC31の一端に接続されている。トランジスタQP35のゲートには、プリチャージ回路220がビットラインBL21バーのプリチャージを行っている間又はプリチャージ回路221がビットラインBL22バーのプリチャージを行っている間にローレベルとなるPCバー信号が入力される。PCバー信号は反転回路INV31にも入力され、反転回路INV31の出力はキャパシタC31の他端に接続されている。
電位生成回路200は、トランジスタQP35のドレイン及びキャパシタC31の一端の電位VREFを出力電位としてセンスアンプ230、231に出力する。
【0059】
図8に、図6の半導体集積回路に含まれているセンスアンプ230の回路図を示す。図8に示すように、センスアンプ230は、PチャネルMOSトランジスタQP31〜QP34と、NチャネルMOSトランジスタQN31〜QN33とを含んでいる。
センスアンプ230内のトランジスタQP31及びQP32、並びに、トランジスタQP33及びQP34は、それぞれ並列接続されており、トランジスタQP31〜QP34のソースは、高電位側の電源電位VDDに接続されている。トランジスタQP32のゲートは、トランジスタQP33及びQP34のドレインに接続されており、トランジスタQP33のゲートは、トランジスタQP31及びQP32のドレインに接続されている。
トランジスタQP31及びQP34のゲートには、PCバー信号が入力される。
【0060】
トランジスタQN31のドレインは、トランジスタQP31及びQP32のドレインに接続されており、トランジスタQN31のゲートには、電位生成回路200の出力電位VREFが入力される。トランジスタQN31のソースは、トランジスタQN33のドレインに接続されている。
トランジスタQN32のドレインは、トランジスタQP33及びQP34のドレインに接続されており、トランジスタQN32のゲートは、ビットラインBL21バーに接続されており、トランジスタQN32のソースは、トランジスタQN33のドレインに接続されている。
【0061】
トランジスタQN33のソース〜ドレイン経路は、トランジスタQN31及びQN32のソースと低電位側の電源電位VSS(ここでは接地電位とする)との間に接続されている。トランジスタQN33のゲートには、ハイレベルとなったときにセンスアンプ230をオン状態にするSAON信号が入力される。
センスアンプ230においては、トランジスタQP31のドレイン、トランジスタQP32のドレイン、又は、トランジスタQN31のドレインのレベルが第1の出力信号となり、トランジスタQP33のドレイン、トランジスタQP34のドレイン、又は、トランジスタQN32のドレインのレベルが第2の出力信号となる。
なお、センスアンプ231の回路構成も、図8に示すセンスアンプ230の回路構成と同様である。
【0062】
次に、図6〜図8を参照しながら、メモリセルからのデータの読出し動作について説明する。
メモリセル110、120、130、140からのデータの読出し動作においては、まず、プリチャージ回路220が、ビットラインBL21バーのプリチャージを行う。このとき、ローレベルのPCバー信号が電位生成回路200内のトランジスタQP35及び反転回路31、並びに、センスアンプ230内のトランジスタQP31、QP34、及び、QP35のゲートに入力されるとともに、ローレベルのSAON信号がセンスアンプ230内のトランジスタQN33のゲートに入力される。
【0063】
電位生成回路200内のトランジスタQP35のゲートにローレベルのPCバー信号がゲートに入力されると、トランジスタQP35はオン状態となる。また、反転回路INV31は、ハイレベルの信号を出力する。従って、電位生成回路200の出力電位VREFは、ハイレベルとなる。
センスアンプ230内のトランジスタQP31及びQP34のゲートにローレベルのPCバー信号が入力されると、トランジスタQP31及びQP34はオン状態となり、トランジスタQP32及びQP33はオフ状態となる。また、ローレベルのSAON信号がゲートに入力されると、トランジスタQN33はオフ状態となる。
【0064】
プリチャージ回路220によるビットラインBL21バーのプリチャージが終了した後、ワードラインWL1にハイレベルの信号が供給され、メモリセル内のトランジスタQN2がオン状態となる。これにより、ビットラインBL21バーがストアノードN2のレベルと同一となる。一方、このとき、ハイレベルのPCバー信号が電位生成回路200内のトランジスタQP35及び反転回路31、並びに、センスアンプ230内のトランジスタQP31、QP34、及び、QP35のゲートに入力されるとともに、ハイレベルのSAON信号がセンスアンプ230内のトランジスタQN33のゲートに入力される。
【0065】
電位生成回路200内のトランジスタQP35のゲートにハイレベルのPCバー信号が入力されると、トランジスタQP35はオフ状態となる。また、反転回路INV31は、ローレベルの信号を出力する。このとき、電位生成回路200の出力電位VREFは、キャパシタC31の静電容量によって定まる所定の中間電位となる。本実施形態においては、キャパシタC31の静電容量は、出力電位VREFがビットラインBL21バーのプリチャージ電位より0.1〜0.2V程度低い電位となるように設定されている。
センスアンプ230内のトランジスタQP31及びQP34のゲートにハイレベルのPCバー信号が入力されると、トランジスタQP31及びQP34はオフ状態となる。また、差動増幅部54内のトランジスタQN33のゲートにハイレベルのSAON信号が入力されると、トランジスタQN33はオン状態となる。
【0066】
ここで、ビットラインBL21バーの電位が電位生成回路200の出力電位VREFより高い場合には、トランジスタQN32はオン状態となり、トランジスタQN32のドレインはローレベルとなる。これにより、センスアンプ230の第2の出力信号はローレベルとなる。
また、トランジスタQN31はオフ状態となり、トランジスタQP32はオン状態となり、トランジスタQP33はオフ状態となる。これにより、トランジスタQP32のドレインはハイレベルとなる。従って、センスアンプ230の第1の出力信号はハイレベルとなる。
【0067】
一方、ビットラインBL21バーがローレベル、すなわちストアノードN2がローレベルの場合には、トランジスタQN32はオフ状態となる。また、トランジスタQN31はオン状態となり、トランジスタQN31のドレインはローレベルとなる。これにより、トランジスタQP33はオン状態となり、トランジスタQP33のドレインはハイレベルとなる。従って、センスアンプ230の第1の出力信号はローレベルとなり、第2の出力信号はハイレベルとなる。
【0068】
このように、センスアンプ230を用いてビットラインBL21バーのレベルを検出することにより、メモリセルに記憶されている1ビットのデータが読み出される。
【0069】
以上説明したように、本実施形態に係る半導体集積回路によれば、センスアンプ230、231の回路構成を簡易にしながら、メモリセル1列当たりのビットラインの本数を1本とすることができるので、チップ面積を小さくすることができ、コストを低減することができる。
また、本実施形態に係る半導体集積回路によれば、電位生成回路200がキャパシタC31の静電容量によって定まる所定の電位VREFを出力し、センスアンプ230、231が電位VREFとビットラインBL21バーの電位差に応じて信号を出力するので、動作可能な電源電圧(VDD−VSS)の範囲を第1の実施形態に係る半導体集積回路よりも広くすることができる。
【0070】
なお、図9に示すように、電位生成回路200の出力端、及び、センスアンプ230、231の入力端と低電位側の電源電位VSSとの間にキャパシタC32を接続することにより、電位VREFをより安定させることができる。
【0071】
次に、本発明の第4の実施形態について説明する。図10に、本発明の第4の実施形態に係る半導体集積回路の一部を示す。この半導体集積回路は、マトリクス状に配置された複数のSRAMセルによって構成されるメモリセルアレイを含んでいる。図10には、任意の2列における8個のメモリセル310、311、320、321、330、331、340、341が示されている。メモリセル310、320、330、340は、ビットラインBL31バー及びBL32バーに接続されており、メモリセル311、321、331、341は、ビットラインBL33バー及びBL34バーに接続されている。また、この半導体集積回路は、メモリセル310、320、330、340にデータを書き込むための書込み回路410と、ビットラインBL31バー及びBL32バーのプリチャージをそれぞれ行うプリチャージ回路420及び421と、メモリセル310、320、330、340からデータを読み出すためのセンスアンプ430及び431と、メモリセル311、321、331、341にデータを書き込むための書込み回路411と、ビットラインBL33バー及びBL34バーのプリチャージをそれぞれ行うプリチャージ回路422及び423と、メモリセル311、321、331、341からデータを読み出すためのセンスアンプ432及び433とを含んでいる。1つのメモリセルには1ビット相当の情報を記憶することができ、メモリセル310、320、330、340に記憶された情報は、ビットラインBL31バー、又は、ビットラインBL32バーを介して、センスアンプ430又は431によって読み出すことができ、メモリセル311、321、331、341に記憶された情報は、ビットラインBL33バー、又は、ビットラインBL34バーを介して、センスアンプ432又は433によって読み出すことができる。
【0072】
図10に示す半導体集積回路において、同一のアドレスのメモリセルに対しては同時にデータの読出し/書込みを行なうことができないように周辺回路が構成されている。一方、ビットラインBL31バーを介してのメモリセル310へのデータの書込みと、ビットラインBL32バーを介してのメモリセル320からのデータの読出しとを同時に行うことは可能である。
本実施形態におけるメモリセル310、311、320、321、330、331、340、341の回路構成は、図5に示すメモリセルの回路構成と同様であり、センスアンプ430〜433の回路構成は、図8に示すセンスアンプ230の回路構成と同様である。
【0073】
本実施形態に係る半導体集積回路によれば、センスアンプ430〜433の回路構成を簡易にしながら、メモリセルのポート当たりのビットラインの本数を1本とすることができるので、チップ面積を小さくすることができ、コストを低減することができる。
【0074】
【発明の効果】
以上述べた様に、本発明によれば、メモリセルを含む半導体集積回路において、読出し回路の回路構成を簡易にしながら、ビットラインの数を少なくすることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図2】図1のメモリセルの回路構成を示す図である。
【図3】図1のセンスアンプの回路構成を示す図である。
【図4】本発明の第2の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図5】図4のメモリセルの回路構成を示す図である。
【図6】本発明の第3の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図7】図6の電位生成回路の回路構成を示す図である。
【図8】図6のセンスアンプの回路構成を示す図である。
【図9】本発明の第3の実施形態に係る半導体集積回路の変形例の構成を示す図である。
【図10】本発明の第4の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図11】従来の半導体集積回路の一部の構成を示す図である。
【図12】図11のメモリセルの回路構成を示す図である。
【図13】図11のセンスアンプの回路構成を示す図である。
【符号の説明】
1〜4、21〜24、71〜74、110、111、120、121、130、131、140、141、310、311、320、321、330、331、340、341 メモリセル
10、80、210、211、410、411 書込み回路
11、31、81、220、221、420〜423 プリチャージ回路
12、32、52、62、82、230、231、430〜433 センスアンプ
200 電位生成回路
BL1バー、BL11バー、BL12バー、BL21バー、BL22バー、BL31バー、BL32バー、BL33バー、BL34バー、BL41、BL41バー ビットライン
C31、C32 キャパシタ
INV1、INV2、INV21、INV22、INV31、INV41、INV42 反転回路
QN1、QN2、QN11〜QN13、QN21〜QN23、QN31〜QN33、QN41、QN42、QN51〜QN53 Nチャネルトランジスタ
QP11〜QP14、QP31〜QP35、QP51〜QP54 Pチャネルトランジスタ
WL1、WL11、WL12、WL41 ワードライン
Claims (6)
- L行M列(L、Mは、自然数)のマトリクス状に配置された(L×M)個のメモリセルであって、各々がN個(Nは、自然数)のポートを有する前記(L×M)個のメモリセルと、
各列のメモリセルのN個のポートにそれぞれ接続された(M×N)本のビットラインと、
各列のメモリセルの内の1つを選択するためのL本のワードラインと、
前記(M×N)本のビットラインを介して各列のメモリセルに接続され、前記L本のワードラインの内1つによって選択されたメモリセルに記憶されているデータを読み出す(M×N)個の読出し回路と、
を具備し、
前記読出し回路が、
ソースが第2の電源電位に接続され、ドレインが前記読出し回路の第1の出力端となっており、ゲートに前記(M×N)本のビットラインの内1つのプリチャージが行われている間にローレベルとなる第1の信号が入力される第1のPチャネルトランジスタと、
ソースが前記第2の電源電位に接続され、ドレインが前記第1のPチャネルトランジスタのドレインに接続された第2のPチャネルトランジスタと、
ソースが前記第2の電源電位に接続され、ゲートが前記第1及び第2のPチャネルトランジスタのドレインに接続された第3のPチャネルトランジスタと、
ソースが前記第2の電源電位に接続され、前記読出し回路の第2の出力端となっているドレインが前記第2のPチャネルトランジスタのゲート及び前記第3のトランジスタのドレインに接続され、ゲートに前記第1の信号が入力される第4のPチャネルトランジスタと、
ドレインが前記第1及び第2のPチャネルトランジスタのドレインに接続され、ゲートが前記第2のPチャネルトランジスタのゲート、前記第3のPチャネルトランジスタのドレイン、及び、前記第4のPチャネルトランジスタのドレインに接続された第1のNチャネルトランジスタと、
ドレインが前記第2のPチャネルトランジスタのゲート、前記第3及び第4のPチャネルトランジスタのドレイン、及び、前記第1のNチャネルトランジスタのゲートに接続され、ゲートが前記(M×N)本のビットラインの内1つに接続された第2のNチャネルトランジスタと、
ドレインが前記第1及び第2のNチャネルトランジスタのソースに接続され、ソースが第1の電源電位に接続され、ゲートに前記読出し回路を動作させるときにハイレベルとなる第2の信号が入力される第3のNチャネルトランジスタと、を具備する、半導体集積回路。 - 前記メモリセルが、
入力が第1のストアノードに接続され、出力が第2のストアノードに接続された第1の反転回路と、
入力が前記第2のストアノードに接続され、出力が前記第1のストアノードに接続された第2の反転回路と、
ソース〜ドレイン経路が前記第1のストアノードと前記第1の電源電位との間に接続された第1のトランジスタと、
ソース〜ドレイン経路が前記第2のストアノードと前記(M×N)本のビットラインの内1つとの間に接続され、
ゲートが前記L本のワードラインの内1つに接続された第2〜第(N+1)のトランジスタと、
を具備する請求項1記載の半導体集積回路。 - L行M列(L、Mは、自然数)のマトリクス状に配置された(L×M)個のメモリセルであって、各々がN個(Nは、自然数)のポートを有する前記(L×M)個のメモリセルと、
各列のメモリセルのN個のポートにそれぞれ接続された(M×N)本のビットラインと、
各列のメモリセルの内の1つを選択するためのL本のワードラインと、
前記(M×N)本のビットラインを介して各列のメモリセルに接続され、前記L本のワードラインの内1つによって選択されたメモリセルに記憶されているデータを読み出す(M×N)個の読出し回路と、
所定の電位を生成して出力する電位生成回路と、
を具備し、
前記読出し回路が、前記電位生成回路が出力する電位と前記(M×N)本のビットラインの内1つの電位との電位差を増幅して出力し、
前記電位生成回路が、
前記(M×N)本のビットラインの内1つのプリチャージが行われている間にローレベルとなる第1の信号を反転して出力する反転回路と、
ソースが第2の電源電位に接続され、ドレインが前記電位生成回路の出力端であり、ゲートに前記第1の信号が入力される第5のPチャネルトランジスタと、前記第5のPチャネルトランジスタのドレインと前記反転回路の出力との間に接続されたキャパシタと、
を具備する、半導体集積回路。 - 前記読出し回路が、
ソースが前記第2の電源電位に接続され、ドレインが前記読出し回路の第1の出力端となっており、ゲートに前記第1の信号が入力される第1のPチャネルトランジスタと、
ソースが前記第2の電源電位に接続され、ドレインが前記第1のPチャネルトランジスタのドレインに接続された第2のPチャネルトランジスタと、
ソースが前記第2の電源電位に接続され、ゲートが前記第1及び第2のPチャネルトランジスタのドレインに接続された第3のPチャネルトランジスタと、
ソースが前記第2の電源電位に接続され、前記読出し回路の第2の出力端となっているドレインが前記第2のPチャネルトランジスタのゲート及び前記第3のトランジスタのドレインに接続され、ゲートに前記第1の信号が入力される第4のPチャネルトランジスタと、
ドレインが前記第1及び第2のPチャネルトランジスタのドレインに接続され、ゲートに前記電位生成回路が出力する電位が入力される第1のNチャネルトランジスタと、
ドレインが前記第2のPチャネルトランジスタのゲート、前記第3及び第4のPチャネルトランジスタのドレインに接続され、ゲートが前記(M×N)本のビットラインの内1つに接続された第2のNチャネルトランジスタと、
ドレインが前記第1及び第2のNチャネルトランジスタのソースに接続され、ソースが第1の電源電位に接続され、ゲートに前記読出し回路を動作させるときにハイレベルとなる第2の信号が入力される第3のNチャネルトランジスタと、を具備する請求項3記載の半導体集積回路。 - 前記電位生成回路が、前記(M×N)本のビットラインのプリチャージ電位よりも0.1〜0.2V低い電位を出力することを特徴とする請求項3又は4記載の半導体集積回路。
- 前記電位生成回路の出力端又は前記読出し回路の入力端と前記第1の電源電位との間に接続された第2のキャパシタを更に具備する請求項3〜5のいずれか1項に記載の半導体集積回路。
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