JP3200978B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＭＩＳ
形半導体装置の製造方法に関する。
形半導体装置の製造方法に関する。
【０００２】
【従来の技術】現在、低消費電力という特徴を生かし
て、ＭＩＳ形半導体装置、特にシリコンを半導体材料に
用いたＭＯＳ形半導体装置は単体の半導体素子や半導体
集積回路等様々な用途に用いれられている。このうち特
に半導体集積回路には、より一層の高集積化・高速化・
微細化が要求されている。
て、ＭＩＳ形半導体装置、特にシリコンを半導体材料に
用いたＭＯＳ形半導体装置は単体の半導体素子や半導体
集積回路等様々な用途に用いれられている。このうち特
に半導体集積回路には、より一層の高集積化・高速化・
微細化が要求されている。
【０００３】また、均一性良く半導体集積回路中の素子
を形成するために、そのしきい値電圧の制御はチャネル
ドープというイオン注入法を用いた導電型不純物の導入
法により行なわれている。
を形成するために、そのしきい値電圧の制御はチャネル
ドープというイオン注入法を用いた導電型不純物の導入
法により行なわれている。
【０００４】ＭＯＳ形半導体素子のチャネルドープの方
法としては、従来はゲート酸化膜を形成後、イオン注入
法をもちいて導電型不純物を導入し表面不純物濃度を調
整し、ポリシリコン電極を形成するという手順で製造さ
れていた。
法としては、従来はゲート酸化膜を形成後、イオン注入
法をもちいて導電型不純物を導入し表面不純物濃度を調
整し、ポリシリコン電極を形成するという手順で製造さ
れていた。
【０００５】
【発明が解決しようとする課題】ところが、半導体集積
回路に要求されるような高集積化・高速化・微細化に対
応しようとするとき、ゲート酸化膜は薄くすることを要
求されることとなる。ゲート酸化膜が薄くなってくる
と、ゲート酸化膜に印加される電界ストレスは大きくな
り、ゲート酸化膜の特性はゲート酸化膜の汚染に対して
敏感になる。従来の手順によりチャネルドープを行なっ
たとき、イオン注入後にイオン注入を打ち分けるために
用いたフォトレジストを硫酸等で除去することを行なう
と、洗浄液中に微量に含まれる重金属等によりゲート酸
化膜の汚染が起こり、ゲート膜の耐圧が落ちてしまう。
また、それを防ぐためにチャネルドープ後にゲート酸化
膜を形成する方法が考えられるが、チャネルドープを行
なった後で酸化を行なうとチャネルドープ層の不純物プ
ロファイルが広がってしまい微細な素子には対応できな
い。
回路に要求されるような高集積化・高速化・微細化に対
応しようとするとき、ゲート酸化膜は薄くすることを要
求されることとなる。ゲート酸化膜が薄くなってくる
と、ゲート酸化膜に印加される電界ストレスは大きくな
り、ゲート酸化膜の特性はゲート酸化膜の汚染に対して
敏感になる。従来の手順によりチャネルドープを行なっ
たとき、イオン注入後にイオン注入を打ち分けるために
用いたフォトレジストを硫酸等で除去することを行なう
と、洗浄液中に微量に含まれる重金属等によりゲート酸
化膜の汚染が起こり、ゲート膜の耐圧が落ちてしまう。
また、それを防ぐためにチャネルドープ後にゲート酸化
膜を形成する方法が考えられるが、チャネルドープを行
なった後で酸化を行なうとチャネルドープ層の不純物プ
ロファイルが広がってしまい微細な素子には対応できな
い。
【０００６】従って、本発明はチャネルドープ層の不純
物プロファイルを広げないで、さらには、チャネルドー
プイオン注入後の洗浄工程での汚染からゲート酸化膜を
保護する半導体装置の製造方法を提供することを目的と
する。
物プロファイルを広げないで、さらには、チャネルドー
プイオン注入後の洗浄工程での汚染からゲート酸化膜を
保護する半導体装置の製造方法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置の製造方法は、ゲート酸化膜を形
成する工程と、前記ゲート酸化膜上に第１のポリシリコ
ン膜を形成する工程と、前記第１のポリシリコン膜を介
してイオン注入することによりチャネルドープ層を形成
する工程と、前記第１のポリシリコン膜上に第２のポリ
シリコン膜を形成する工程と、前記イオン注入によって
ダメージを受けた前記ゲート酸化膜の膜質を回復させる
アニール工程と、前記第１および前記第２のポリシリコ
ン膜をエッチングすることにより、ゲート電極を形成す
る工程と、を含むことを特徴とする。また、本発明の半
導体装置の製造方法は、ゲート酸化膜を形成する工程
と、前記ゲート酸化膜上にポリシリコン膜を形成する工
程と、前記ポリシリコン膜を介してイオン注入すること
によりチャネルドープ層を形成する工程と、前記ポリシ
リコン膜上にシリサイド膜を形成する工程と、前記イオ
ン注入によってダメージを受けた前記ゲート酸化膜の膜
質を回復させるアニール工程と、前記ポリシリコン膜お
よび前記シリサイド膜をエッチングすることにより、ゲ
ート電極を形成する工程と、を含むことを特徴とする。
また、本発明の半導体装置の製造方法は、ゲート酸化膜
を形成する工程と、前記ゲート酸化膜上に第１のポリシ
リコン膜を形成する工程と、前記第１のポリシリコン膜
を介してイオン注入することによりチャネルドープ層を
形成する工程と、前記第１のポリシリコン膜表面に酸化
膜を形成する工程と、前記酸化膜上に第２のポリシリコ
ン膜を形成する工程と、前記第２のポリシリコン膜に不
純物を導入する工程と、前記イオン注入によってダメー
ジを受けた前記ゲート酸化膜の膜質を回復させるアニー
ル工程と、前記第１および前記第２のポリシリコン膜を
エッチングすることにより、ゲート電極を形成する工程
と、を含むことを特徴とする。また、本発明の半導体装
置の製造方法は、前記酸化膜は、硫酸に依る洗浄を行う
ことにより、前記第１のポリシリコン膜表面に形成され
た酸化膜であることを特徴とする。
に本発明の半導体装置の製造方法は、ゲート酸化膜を形
成する工程と、前記ゲート酸化膜上に第１のポリシリコ
ン膜を形成する工程と、前記第１のポリシリコン膜を介
してイオン注入することによりチャネルドープ層を形成
する工程と、前記第１のポリシリコン膜上に第２のポリ
シリコン膜を形成する工程と、前記イオン注入によって
ダメージを受けた前記ゲート酸化膜の膜質を回復させる
アニール工程と、前記第１および前記第２のポリシリコ
ン膜をエッチングすることにより、ゲート電極を形成す
る工程と、を含むことを特徴とする。また、本発明の半
導体装置の製造方法は、ゲート酸化膜を形成する工程
と、前記ゲート酸化膜上にポリシリコン膜を形成する工
程と、前記ポリシリコン膜を介してイオン注入すること
によりチャネルドープ層を形成する工程と、前記ポリシ
リコン膜上にシリサイド膜を形成する工程と、前記イオ
ン注入によってダメージを受けた前記ゲート酸化膜の膜
質を回復させるアニール工程と、前記ポリシリコン膜お
よび前記シリサイド膜をエッチングすることにより、ゲ
ート電極を形成する工程と、を含むことを特徴とする。
また、本発明の半導体装置の製造方法は、ゲート酸化膜
を形成する工程と、前記ゲート酸化膜上に第１のポリシ
リコン膜を形成する工程と、前記第１のポリシリコン膜
を介してイオン注入することによりチャネルドープ層を
形成する工程と、前記第１のポリシリコン膜表面に酸化
膜を形成する工程と、前記酸化膜上に第２のポリシリコ
ン膜を形成する工程と、前記第２のポリシリコン膜に不
純物を導入する工程と、前記イオン注入によってダメー
ジを受けた前記ゲート酸化膜の膜質を回復させるアニー
ル工程と、前記第１および前記第２のポリシリコン膜を
エッチングすることにより、ゲート電極を形成する工程
と、を含むことを特徴とする。また、本発明の半導体装
置の製造方法は、前記酸化膜は、硫酸に依る洗浄を行う
ことにより、前記第１のポリシリコン膜表面に形成され
た酸化膜であることを特徴とする。
【０００８】
【実施例】本発明の第一の実施例について以下に説明す
る。本実施例では素子分離にＬＯＣＯＳ分離を用いたＮ
チャネルＭＯＳトランジスタの製造方法について図１に
従って説明する。
る。本実施例では素子分離にＬＯＣＯＳ分離を用いたＮ
チャネルＭＯＳトランジスタの製造方法について図１に
従って説明する。
【０００９】はじめ、図１（Ａ）に示すように、不純物
濃度５ｘ１０<SUP>16</SUP>ｃｍ<SUP>-3</SUP>のＰ形基
板１００にＬＯＣＯＳ素子分離膜１０１形成後、ゲート
酸化膜１０２を１５ｎｍ形成する。そして、第１のポリ
シリコン膜１０３をＣＶＤ法により１００ｎｍ形成す
る。この膜厚を厚くし過ぎると、次に行なわれるチャネ
ルドープイオン注入の不純物プロファイルがブロードに
成るために注意が必要である。
濃度５ｘ１０<SUP>16</SUP>ｃｍ<SUP>-3</SUP>のＰ形基
板１００にＬＯＣＯＳ素子分離膜１０１形成後、ゲート
酸化膜１０２を１５ｎｍ形成する。そして、第１のポリ
シリコン膜１０３をＣＶＤ法により１００ｎｍ形成す
る。この膜厚を厚くし過ぎると、次に行なわれるチャネ
ルドープイオン注入の不純物プロファイルがブロードに
成るために注意が必要である。
【００１０】つぎに図１（Ｂ）に示すように、加速エネ
ルギー１２０ＫｅＶ、ドーズ量３．５ｘ１０<SUP>12</S
UP>ｃｍ<SUP>-2</SUP>の条件でイオン注入することによ
りチャネルドープ層１０４を形成する。
ルギー１２０ＫｅＶ、ドーズ量３．５ｘ１０<SUP>12</S
UP>ｃｍ<SUP>-2</SUP>の条件でイオン注入することによ
りチャネルドープ層１０４を形成する。
【００１１】さらに、図１（Ｃ）に示すように前記ポリ
シリコン膜上にＣＶＤ法により第２のポリシリコン膜１
０５を４００ｎｍデポジションし、燐ガラスによるプレ
デポジションにより燐の拡散を行いシート抵抗で１５Ω
／□とする。
シリコン膜上にＣＶＤ法により第２のポリシリコン膜１
０５を４００ｎｍデポジションし、燐ガラスによるプレ
デポジションにより燐の拡散を行いシート抵抗で１５Ω
／□とする。
【００１２】最後に図１（Ｄ）に示すように、ゲート電
極をチャネル長１μｍにエッチング加工し、ソース・ド
レイン拡散領域１０６を形成し、絶縁膜１０７を形成
後、アルミニュウム配線１０８を施すことで、しきい値
電圧０．８ＶのＮチャネルＭＯＳトランジスタが得られ
る。
極をチャネル長１μｍにエッチング加工し、ソース・ド
レイン拡散領域１０６を形成し、絶縁膜１０７を形成
後、アルミニュウム配線１０８を施すことで、しきい値
電圧０．８ＶのＮチャネルＭＯＳトランジスタが得られ
る。
【００１３】つぎに、本発明の第二の実施例について以
下に説明する。本実施例に於いても素子分離にＬＯＣＯ
Ｓ分離を用いたＮチャネルＭＯＳトランジスタの製造方
法について図２に従って説明する。
下に説明する。本実施例に於いても素子分離にＬＯＣＯ
Ｓ分離を用いたＮチャネルＭＯＳトランジスタの製造方
法について図２に従って説明する。
【００１４】はじめ、図２（Ａ）に示すように、不純物
濃度５ｘ１０<SUP>16</SUP>ｃｍ<SUP>-3</SUP>のＰ形基
板２００にＬＯＣＯＳ素子分離膜２０１形成後、ゲート
酸化膜２０２を１５ｎｍ形成する。そして、ポリシリコ
ン膜２０３をＣＶＤ法により３００ｎｍ形成し、燐ガラ
スによるプレデポジションにより燐の拡散を行いシート
抵抗で５０Ω／□とする。請求項１に従った実施例同様
にこのポリシリコン膜の膜厚には注意が必要である。
濃度５ｘ１０<SUP>16</SUP>ｃｍ<SUP>-3</SUP>のＰ形基
板２００にＬＯＣＯＳ素子分離膜２０１形成後、ゲート
酸化膜２０２を１５ｎｍ形成する。そして、ポリシリコ
ン膜２０３をＣＶＤ法により３００ｎｍ形成し、燐ガラ
スによるプレデポジションにより燐の拡散を行いシート
抵抗で５０Ω／□とする。請求項１に従った実施例同様
にこのポリシリコン膜の膜厚には注意が必要である。
【００１５】つぎに図２（Ｂ）に示すように、加速エネ
ルギー１２０ＫｅＶ、ドーズ量３．５ｘ１０<SUP>12</S
UP>ｃｍ<SUP>-2</SUP>の条件でイオン注入することによ
りチャネルドープ層２０４を形成する。
ルギー１２０ＫｅＶ、ドーズ量３．５ｘ１０<SUP>12</S
UP>ｃｍ<SUP>-2</SUP>の条件でイオン注入することによ
りチャネルドープ層２０４を形成する。
【００１６】さらに、図２（Ｃ）に示すように前記ポリ
シリコン膜上にスパッタ法によりモリブデンシリサイド
膜２０５を１５０ｎｍデポジションを行なう。尚、この
シリサイド層はモリブデンシリサイドである必要はな
く、タングステンシリサイド等の低抵抗のシリサイドな
らばどれを用いても効果は同様に得られる。
シリコン膜上にスパッタ法によりモリブデンシリサイド
膜２０５を１５０ｎｍデポジションを行なう。尚、この
シリサイド層はモリブデンシリサイドである必要はな
く、タングステンシリサイド等の低抵抗のシリサイドな
らばどれを用いても効果は同様に得られる。
【００１７】最後に図２（Ｄ）に示すように、ゲート電
極をチャネル長１μｍにエッチング加工し、ソース・ド
レイン拡散領域２０６を形成し、絶縁膜２０７形成後、
アルミニュウム配線２０８を施すことで、しきい値電圧
０．８ＶのＮチャネルＭＯＳトランジスタが得られる。
この方法によれば、従来のポリサイドゲートを用いた半
導体装置の製造方法に比べて製造工程が増えることが無
い。
極をチャネル長１μｍにエッチング加工し、ソース・ド
レイン拡散領域２０６を形成し、絶縁膜２０７形成後、
アルミニュウム配線２０８を施すことで、しきい値電圧
０．８ＶのＮチャネルＭＯＳトランジスタが得られる。
この方法によれば、従来のポリサイドゲートを用いた半
導体装置の製造方法に比べて製造工程が増えることが無
い。
【００１８】最後に本発明の第三の実施例について以下
に説明する。本実施例では素子分離にＬＯＣＯＳ分離を
用いたＮチャネルＭＯＳトランジスタの製造方法につい
て図３に従って説明する。
に説明する。本実施例では素子分離にＬＯＣＯＳ分離を
用いたＮチャネルＭＯＳトランジスタの製造方法につい
て図３に従って説明する。
【００１９】はじめ、図３（Ａ）に示すように、不純物
濃度５ｘ１０<SUP>16</SUP>ｃｍ<SUP>-3</SUP>のＰ形基
板３００にＬＯＣＯＳ素子分離膜３０１形成後、ゲート
酸化膜３０２を１５ｎｍ形成する。そして、シート抵抗
１００Ω／□のＮ形の第１のポリシリコン膜３０３をＣ
ＶＤ法により１００ｎｍ形成する。前記２例同様に第１
のポリシリコン膜厚は注意が必要である。
濃度５ｘ１０<SUP>16</SUP>ｃｍ<SUP>-3</SUP>のＰ形基
板３００にＬＯＣＯＳ素子分離膜３０１形成後、ゲート
酸化膜３０２を１５ｎｍ形成する。そして、シート抵抗
１００Ω／□のＮ形の第１のポリシリコン膜３０３をＣ
ＶＤ法により１００ｎｍ形成する。前記２例同様に第１
のポリシリコン膜厚は注意が必要である。
【００２０】つぎに図３（Ｂ）に示すように、加速エネ
ルギー１２０ＫｅＶ、ドーズ量３．５ｘ１０<SUP>12</S
UP>ｃｍ<SUP>-2</SUP>の条件でイオン注入することによ
りチャネルドープ層３０４を形成する。
ルギー１２０ＫｅＶ、ドーズ量３．５ｘ１０<SUP>12</S
UP>ｃｍ<SUP>-2</SUP>の条件でイオン注入することによ
りチャネルドープ層３０４を形成する。
【００２１】イオン注入後、ウエハを硫酸にて洗浄する
ことにより図３（Ｃ）に示すように第１のポリシリコン
膜上に５ｎｍの自然酸化膜３０５が形成される。
ことにより図３（Ｃ）に示すように第１のポリシリコン
膜上に５ｎｍの自然酸化膜３０５が形成される。
【００２２】さらに、図３（Ｄ）に示すように前記自然
酸化膜上にＣＶＤ法によりポリシリコン膜３０６を４０
０ｎｍデポジションし、燐ガラスによるプレデポジショ
ンにより燐の拡散を行いシート抵抗で１５Ω／□とす
る。このとき、自然酸化膜により燐の拡散がストップさ
れるために第１のポリシリコン中には燐は拡散されな
い。
酸化膜上にＣＶＤ法によりポリシリコン膜３０６を４０
０ｎｍデポジションし、燐ガラスによるプレデポジショ
ンにより燐の拡散を行いシート抵抗で１５Ω／□とす
る。このとき、自然酸化膜により燐の拡散がストップさ
れるために第１のポリシリコン中には燐は拡散されな
い。
【００２３】最後に図３（Ｅ）に示すように、ゲート電
極をチャネル長１μｍにエッチング加工し、ソース・ド
レイン拡散領域３０７を形成し、絶縁膜３０８形成後、
アルミニュウム配線３０９を施すことで、しきい値電圧
０．８ＶのＮチャネルＭＯＳトランジスタが得られる。
極をチャネル長１μｍにエッチング加工し、ソース・ド
レイン拡散領域３０７を形成し、絶縁膜３０８形成後、
アルミニュウム配線３０９を施すことで、しきい値電圧
０．８ＶのＮチャネルＭＯＳトランジスタが得られる。
【００２４】以上３つの実施例について示したが、これ
ら３例ともゲート電極のエッチング加工前にランプアニ
ール等のラピッドサーマルアニール法を用いて焼きなま
すことによりイオン注入によるダメージを回復できゲー
ト酸化膜の膜質の更なる向上が期待できる。
ら３例ともゲート電極のエッチング加工前にランプアニ
ール等のラピッドサーマルアニール法を用いて焼きなま
すことによりイオン注入によるダメージを回復できゲー
ト酸化膜の膜質の更なる向上が期待できる。
【００２５】尚、本実施例に於いてはＮチャネルＭＯＳ
トランジスタについてのみ説明を行なったが、Ｐチャネ
ルＭＯＳトランジスタでも同様な効果が得られるのは云
うまでもない。
トランジスタについてのみ説明を行なったが、Ｐチャネ
ルＭＯＳトランジスタでも同様な効果が得られるのは云
うまでもない。
【００２６】
【発明の効果】以上のような半導体装置の製造方法によ
れば、チャネルドープイオン注入後の洗浄時、洗浄液が
直接ゲート酸化膜に接触しないために、集積回路の製造
時に用いれば、高集積化・高速化・微細化の要求に従い
ゲート酸化膜が薄くなって行ってもゲート酸化膜質を悪
くしないため電界によるゲート酸化膜の破壊に対して強
い装置が得られる。また、イオン注入の透過膜は薄くで
きる為にチャネルドープの不純物分布がブロードに成る
ことがない。
れば、チャネルドープイオン注入後の洗浄時、洗浄液が
直接ゲート酸化膜に接触しないために、集積回路の製造
時に用いれば、高集積化・高速化・微細化の要求に従い
ゲート酸化膜が薄くなって行ってもゲート酸化膜質を悪
くしないため電界によるゲート酸化膜の破壊に対して強
い装置が得られる。また、イオン注入の透過膜は薄くで
きる為にチャネルドープの不純物分布がブロードに成る
ことがない。
【００２７】また、本発明の第三の実施例に沿った半導
体装置の製造方法に依れば、プレデポジション法により
ポリシリコンへの不純物導入を行なっても、第１のポリ
シリコン層と第２のポリシリコン層の間の酸化膜により
不純物の拡散が抑えられるために、さらにゲート酸化膜
の膜質劣化が抑えられる。
体装置の製造方法に依れば、プレデポジション法により
ポリシリコンへの不純物導入を行なっても、第１のポリ
シリコン層と第２のポリシリコン層の間の酸化膜により
不純物の拡散が抑えられるために、さらにゲート酸化膜
の膜質劣化が抑えられる。
【図１】本発明の第一の実施例を示す図。
【図２】本発明の第二の実施例を示す図。
【図３】本発明の第三の実施例を示す図。
１００．．．Ｐ形基板 １０１．．．ＬＯＣＯＳ素子分離膜 １０２．．．ゲート酸化膜 １０３．．．第１のポリシリコン膜 １０４．．．チャネルドープ層 １０５．．．第２のポリシリコン膜 １０６．．．ソース・ドレイン拡散領域 １０７．．．絶縁膜 １０８．．．アルミニュウム配線層 ２００．．．Ｐ形基板 ２０１．．．ＬＯＣＯＳ素子分離膜 ２０２．．．ゲート酸化膜 ２０３．．．ポリシリコン膜 ２０４．．．チャネルドープ層 ２０５．．．モリブデンシリサイド膜 ２０６．．．ソース・ドレイン拡散領域 ２０７．．．絶縁膜 ２０８．．．アルミニュウム配線層 ３００．．．Ｐ形基板 ３０１．．．ＬＯＣＯＳ素子分離膜 ３０２．．．ゲート酸化膜 ３０３．．．第１のポリシリコン膜 ３０４．．．チャネルドープ層 ３０５．．．自然酸化膜 ３０６．．．第２のポリシリコン層 ３０７．．．ソース・ドレイン拡散領域 ３０８．．．絶縁膜 ３０９．．．アルミニュウム配線層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (4)
- 【請求項１】 ゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１のポリシリコン膜を形成する
工程と、 前記第１のポリシリコン膜を介してイオン注入すること
によりチャネルドープ層を形成する工程と、 前記第１のポリシリコン膜上に第２のポリシリコン膜を
形成する工程と、 前記イオン注入によってダメージを受けた前記ゲート酸
化膜の膜質を回復させるアニール工程と、 前記第１および前記第２のポリシリコン膜をエッチング
することにより、ゲート電極を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 ゲート酸化膜を形成する工程と、 前記ゲート酸化膜上にポリシリコン膜を形成する工程
と、 前記ポリシリコン膜を介してイオン注入することにより
チャネルドープ層を形成する工程と、 前記ポリシリコン膜上にシリサイド膜を形成する工程
と、 前記イオン注入によってダメージを受けた前記ゲート酸
化膜の膜質を回復させるアニール工程と、 前記ポリシリコン膜および前記シリサイド膜をエッチン
グすることにより、ゲート電極を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 ゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１のポリシリコン膜を形成する
工程と、 前記第１のポリシリコン膜を介してイオン注入すること
によりチャネルドープ層を形成する工程と、 前記第１のポリシリコン膜表面に酸化膜を形成する工程
と、 前記酸化膜上に第２のポリシリコン膜を形成する工程
と、 前記第２のポリシリコン膜に不純物を導入する工程と、 前記イオン注入によってダメージを受けた前記ゲート酸
化膜の膜質を回復させるアニール工程と、 前記第１および前記第２のポリシリコン膜をエッチング
することにより、ゲート電極を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記酸化膜は、硫酸に依る洗浄を行うこ
とにより、前記第１のポリシリコン膜表面に形成された
酸化膜であることを特徴とする請求項３記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17538092A JP3200978B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17538092A JP3200978B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621094A JPH0621094A (ja) | 1994-01-28 |
| JP3200978B2 true JP3200978B2 (ja) | 2001-08-20 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP3200978B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335883A (ja) * | 1994-06-15 | 1995-12-22 | Toshiba Corp | 半導体装置の製造方法 |
| JP2002368126A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2005236083A (ja) * | 2004-02-20 | 2005-09-02 | Toshiba Corp | 半導体装置の製造方法 |
-
1992
- 1992-07-02 JP JP17538092A patent/JP3200978B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0621094A (ja) | 1994-01-28 |
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