JPS6380560A - 最小数のマスクを使用してバイポ−ラ及び相補型電界効果トランジスタを同時的に製造する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 艮先立互 本発明は集積回路の製造方法に関するものであって、更
に詳細には、半導体基板にバイポーラトランジスタと相
補型電界効果トランジスタとを同時的に（ＢｉＣＭＯ３
）製造する方法に関するものである。更に詳細には、本
発明は、エピタキシャル層内のＮ導電型ウェルの下側に
改良した埋込層を持っているＢｉＣＭＯＳ装置の製造及
び最小数のマスクを使用して完成したＢ１ＣＭＯＳ構成
体の製造に関するものである。

従ｍ脛 長年の間、バイポーラ技術及び相補型金属酸化物半導体
（ＣＭＯ３）技術は各々独立的に理解されてきた。同一
の集積回路上にＣＭＯＳとバイポーラとを結合させるこ
と（Ｂ　ｉ　ＣＭＯＳ）の能力は、超大規模化（ＶＬＳ
Ｉ）への新たな可能性を提起している。例えば、バイポ
ーラ出力ドライバをＣＭＯＳメモリと共に使用すること
により一層大きな駆動電流を与えることが可能である。

温度が上昇すると、バイポーラは速度が上がるがＭＯＳ
は速度が低下するので、ＣＭＯ８とバイポーラの組合せ
を使用して温度によって速度が影響されることの少ない
装置を製造することが可能である。

同一の集積回路上に高性能バイポーラ装置をＭＯＳトラ
ンジスタと結合することにより、バイポーラの高速性と
ＭＯ８装置の高集積密度とを組合せることを可能とし、
且つ高い歩留まりと複雑な機能とを集積化することを可
能とする。本来的に電力条件が低いＣＭＯＳトランジス
タは雑音余裕が高く、一方バイポーラ装置はスイッチン
グ速度が早く且つ単位面積当りの電流駆動が一層大きい
という利点を持っている。

従って、単一ウェハ上にバイポーラプロセスとＣＭＯＳ
プロセスとを集積化させる方法へ向けてプロセスエンジ
ニアによって多大の努力が払われてきている。然し乍ら
、今日までのところ、結果的に得られたＢ１ＣＭＯＳプ
ロセスは、通常、ＣＭ　ＯＳ又はバイポーラの側面のい
ずれに対しても最適化されておらず、各々のタイプの装
置を製造する為に必要なステップの無理矢理な組合せか
ら構成されている。その結果、多数のマスク操作を使用
する長く且つ複雑なプロセスであることが多く、プロセ
スが複雑である結果として歩留まりが低下せざるを得な
い状況である。典型的な従来のバイポーラＣＭＯＳプロ
セスは、発明者Ｉｗａｓａｋｉの米国特許第４，５０７
，８４７号、及び発明者５ｕｌｌｉｖａｎの米国特許第
４，５０７，８４７号、及び発明者Ｇｒａｙ　ｅｔ　ａ
ｌ、の米国特許第４，５３６゜９４５号がある。

且−姐 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、最小のマスクステッ
プを使用するに過ぎずしかも高性能のバイポーラ及びＣ
ＭＯＳトランジスタを得ることを可能とするバイポーラ
装置及びＣＭＯ３装置の両方を製造する方法を提供する
ことを目的とする。

盪−双 本発明プロセス即ち方法によれば、１ミクロンゲートを
持ったＣＭＯ８装置を製造する一方、高速でスイッチン
グ動作するバイポーラトランジスタが提供される。本プ
ロセスの１つの製品においては、バイポーラ装置は３乃
至５ギガヘルツで動作する。結果的に得られるＣＭＯ８
装置は、高ラッチアップ抵抗と高集積密度とを有してい
る。尚、本明細書においては、０ＭＯ３という用語はゲ
ートがメタルであるか又はシリコンであるかということ
に拘らず、相補的電界効果トランジスタのことを意味す
るものとして使用されている。

好適実施形態においては、第１導電型基板上にＢｉＣＭ
Ｏ３半導体構成体を製造する本方法は、該基板の少なく
とも１つの第１領域内八Ｎ導電型の第１不純物、典型的
には砒素、を導入し、且つ次いで前記第１領域内八Ｎ導
電型の第２不純物、典型的には燐、を導入するステップ
によって、反対導電型の埋込層を形成することから開始
される。

次いで、Ｐ導電型不純物で前記基板の全体にイオン注入
を行って、前記基板のＰウェルの下側にＰ埋込層を形成
する。該ＰウェルはＮ　Ｍ　ＯＳ装置の製造に使用され
る。該Ｎ型埋込層はバイポーラ装置とＰ　Ｍ　ＯＳ装置
とを分離させる。該基板の上にエピタキシャル層を形成
し、且っ該埋込層の上に存在する該エピタキシャル層を
部分的にＮ導電型の不純物でドープする。次いで、本構
成体を加熱して、該エピタキシャル層及び基板内のＮ　
Ｒ電型不純物領域を拡散させて、互いに接触させる。好
適実施形態においては、このプロセスによって、低抵抗
であるが、基板と埋込層との間の容量を低下させるべく
高い拡散度を持った埋込層が製造される。このプロセス
は、好適に、Ｎ型埋込層が、ＰチャンネルＭＯ３装置及
びＮＰＮバイポーラ装置用のエピタキシャル層内に形成
されるＮ導電型ウェルと接触することを確保する。より
短時間での埋込層の製造及びＮウェルド−パントの正確
な制御によって、長期化する高温度処理の影響が最小と
される。

上述した「前端」プロセスに適宜のＢ１ＣＭＯＳプロセ
スが続く場合、完成した装置を形成する為に最小数のマ
スクステップが必要とされるに過ぎない。例えば、好適
実施例に拠れば、コンタクトマスク迄に単に６個のマス
クが必要とされるに過ぎない。即ち、埋込層注入、Ｎウ
ェル注入、フィールド酸化、バイポーラのベース、ＭＯ
Ｓのゲート、及びＮ型ソースとドレインとエミッタ及び
コレクタコンタクトである。マスク数が減少されるに拘
わらず、結果的に得られる装置は良好な性能を持ってい
る。

失許孤 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。本発明プロセスの実施例は、
「前端（フロントエンド）」プロセス及び「後端（バッ
クエンド）」プロセスとして考えることによって最も容
易に理解することが可能である。前端プロセスは、埋込
層及びエピタキシャル層を介して半導体構成体を形成す
る為に使用され、一方後端プロセスは本構成体を完成す
る為に使用される。後述する如く、単一の前端プロセス
を多種類の後端プロセスの任意の１つと結合させること
が可能であり、一方単一の後端プロセスを多種類の前端
プロセスの任意の１つと結合させることが可能である。

前端プロセス 第１図は、＜１００＞の結晶配向を持っており、且つ１
１乃至１８Ω・ｃｍの固有抵抗へＰｓ電型不純物でドー
プされている半導体基板１０の断面を示している。ドー
ピング後のオプションのステップとして、シリコン基板
を二酸化シリコンの薄い層及びその中に形成される整合
マークで保護することが可能である。このステップは、
後に形成される埋込領域が整合用に使用されるべきもの
である場合には、除去することが可能である。

次いで、基板１０の上表面全体にマスクを形成する。マ
スク１５は、典型的に、ホトレジストから構成され、公
知のホトリソグラフィ又はその他の技術を使用して適用
され且つ画定される。Ｎ導電型埋込層を所望する個所に
おいてマスク１５に開口を形成する。ＰチャンネルＭ　
ＯＳ装置及びＮＰＮバイポーラ装置を形成すべき個所に
はＮ型埋込層が所望される。ＮチャンネルＭＯ３装置が
所望される個所にはＮ型埋込層は形成されない。

該マスクを完成した後、第１Ｎ導電型不純物をイオン注
入させ、次いで、好適実施例においては、第２Ｎ導電型
不純物を同一の領域内にイオン注入させる。このＮ型不
純物ドーパントは第１図において領域１８として示しで
ある。好適実施例においては、第１Ｎ型不純物は燐であ
って、３Ｘ１０１３乃至３　Ｘ　１０１４原子数／ａｉ
のドーズで導入し、−力筒２不純物は砒素であって、Ｉ
　Ｘ　１０１５乃至ｌＸｌ０”原子数／ｄで導入する。

両方のドーパントを使用することにより、従来のプロセ
スよりも著しい利点が得られる一方、砒素は埋込層の抵
抗を低下させる。燐の拡散度は一層高いので、基板内へ
（又その上側に存在するエピタキシャル層内へ）更に深
く拡散され、基板とバイポーラ装置内の埋込層との間の
容量を低下させる。この二重イオン注入は、又、爾後の
熱処理の期間中に、エピタキシャル層内及び埋込層内の
Ｎウェル注入物が接触することを確保している。この利
点は更に後述する。

次いで、基板の全表面に渡ってＰ導電型不純物１２を一
様にイオン注入させる。この不純物は、究極的に、Ｎチ
ャンネルＣＭＯＳトランジスタ用のＰ導電型埋込層を形
成する。以前にドープした基板を使用するよりも、Ｐ型
不純物をイオン注入させることによって、Ｎ型埋込層下
側のドーピング濃度は最小とされ、コレクタ・基板容量
を低下させる。好適実施例においては、基板１０の上部
部分１２はボロンで３Ｘ　１０　Ｌ　２乃至５　Ｘ　１
０１３Ｊ’ｉ’Ｃ子数／ｃｍ２のドーズでドープされる
。

基板１０を二重ドーピングした後に、第２図に示した態
様でシリコン基板１０全体にエピタキシャル層２１を付
着形成する。好適には、エピタキシャル層２１はドープ
されておらず、且つ約１乃至２ミクロンの厚さである。

この様なエピタキシャル層を形成することは公知である
。所望により、このエピタキシャル層を形成した後に、
保護用二酸化シリコンの薄い層（不図示）を、該エピタ
キシャル層の上表面を酸化させることによって形成する
。

次いで、該エピタキシャル層（又は二酸化シリコン）の
上部表面全体にＮウェルマスク２４を形成して、該エピ
タキシャル層内においてＮ導電型ウェルが所望される領
域を画定する。第２図に示した如く、この様なウェルは
ＰＭＯ３及びＮＰＮ装置の電気的分離の為に所望される
。典型的に、該Ｎウェルマスクは、ホトレジストを有し
ており、それはＮ型埋込層と同一のマスクを使用してパ
ターン化することが可能である。別法として、且つ第３
図に示した如く、Ｎウェルと埋込層の相対的な寸法によ
って、オーバーサイズ即ち過大寸法のマスクを使用する
ことが可能である。マスキングに続いて、Ｎ導電型ウェ
ルをイオン注入し、この場合好適には、燐を使用し且つ
１乃至２　Ｘ　１０”原子数／（！ｌ！のドーズで行う
。

エピタキシャル層２１の表面を再度クリーニングし、且
つそれを３０乃至６０分の間９００℃の温度へ加熱する
ことによって再酸化させてエピタキシャル層２１の全体
に渡って約２５０乃至５００人の厚さの二酸化シリコン
３３を形成する。約１２００乃至１７００人の厚さの窒
化シリコンの層３５が、好適にはＣＶＤ技術を使用して
、二酸化シリコン３３の表面に渡って付着形成される。

公知のマスキング及びエツチング技術を使用して、フィ
ールド酸化膜３９の領域を形成すべき個所において二酸
化シリコン３３の表面から窒化シリコン層３５を除去す
る。典型的に、フィールド酸化膜は、Ｎウェル２７及び
２８とＰウェル３０との交差部に形成される。これらの
二酸化シリコン領域は、上から見た場合に環状をしてお
り、且つ表面においてＮウェル及びＰウェルを互いに離
隔させている。フィールド酸化膜３９の付加的領域が、
例えば、ＮＰＮ　トランジスタ用にＮウェル２８内に示
した如く、Ｎ及びＰウェル自身内に形成されて該埋込コ
レクタへの接続を可能としており―その接続は外因的ベ
ースから離隔されている。その他のＮウェル２７におい
て、該フィールド酸化膜は、Ｐウェル３０内におけるの
と同様に、基板への分離したタップを設けることを可能
としている。

窒化シリコンを適宜パターン化させた後、所望により、
フィールドのイオン注入を実施する。この様なイオン注
入は、二酸化シリコンフィールド領域内の不純物から発
生する二酸化シリコンとシリコンとの間の界面でチャン
ネルの反転が発生することを防止することに貢献する。

好適実施例においては、このフィールドイオン注入は、
ボロンを使用し、５　ｘ　ｌ　Ｑ　１２乃至２×１０１
３原子数／σイのドーズで実施する。従来技術のプロセ
スと異なり、このイオン注入を行う場合にはマスクは必
要ではない。本プロセスでは、窒化物層３５をマスクと
して使用し、且つ後のプロセスステップがフィールド領
域下側のＰ型ドーパントを相殺する。

フィールド注入の後１本構成体を窒素中において１乃至
２時間の間約１０５０乃至１１００℃の温度へ上昇させ
て、使用したＰ及びＮ導電型の不純物を拡散させて埋込
層及びウェルを形成する。

次いで、該フィールドを酸化して二酸化シリコン領域３
９を形成する。好適実施例において、この様な領域は、
基板を４００分の間約９００℃へ加熱することによって
形成される。このプロセスの後の本構成体の様相を第３
図し；示しである。注意すべきことであるが、燐が埋込
層から上方向へ拡散されて下方向へ拡散するＮウェルと
接触する。

以上説明した本発明のＢ１ＣＭＯＳプロセスを実施する
ことにより、従来のプロセスと比較して幾つかの独特の
利点が得られる。砒素は埋込７４１８の抵抗を低下させ
、−右隣は基板と埋込層との間の容量を低下させ且つ比
較的短い熱プロセスの間にＮウェル注入物２７と埋込層
１８とが接触することを確保する。その結果、本プロセ
スは、本構成体の高温度への容量時間を最小とすると共
に高温度への露呈による劣化を最小としており、−方集
積回路の製造を迅速化させている。更に、ドープしてい
ないシリコンエピタキシャル層を使用することによって
、Ｐウェルド−パントの正確な制御を行うことが可能で
ある。本プロセスは、Ｐ及びＮウェルの両方の抵抗を最
小とすることを可能とすると共に、しかもウェル間の容
量を最小とする為にそのドーピング濃度を十分に低い量
に維持することを可能としている。高レベルのドーピン
グは、バイポーラ装置の性能を低下させ且つ６ＭＯ３装
置のブレークダウン電圧を低下させる。

本プロセスは、ＮウェルとＰウェルとの間の拡散を防止
して、より高密度のＣＭＯ３構成とする為にこれらのウ
ェルの間隔を一層密接させることを可能とする。

本プロセスのこの段階において、幾つかのプロセスのい
ずれかを使用して本構成体を完成することが可能である
。この様なプロセスの１つを第４図乃至第７図に示して
あり、一方別のプロセスを第８図乃至第１４図に示しで
ある。最初に第４図乃至第７図に示したプロセスに付い
て説明する。

１・端プロセスーー　小数マスク 適宜のエッチャントを使用して、窒化シリコン３５及び
二酸化シリコン３３の薄い層を本構成体から剥離させ、
且つ第４図に示したＮＰＮトランジスタのベース４０を
画定するマスクを形成する。

この様なマスクの１例は、ベース４０を形成すべき個所
を除いて基板の表面の全てを被覆すべく付着したホトレ
ジストである。マスキングの後、ベースを、好適にはボ
ロンを使用して６０乃至７０ＫｅＶ（７）ｍネルギで１
×１０１３乃至５Ｘ１０１３原子数／ｃｍ２のドーズで
、次いで４０乃至５０ＫｅＶのエネルギで１　ｘ　１０
１３乃至Ｉ　Ｘ　１０”原子数／ｃｍ２のドーズで、イ
オン注入を行う。高エネルギ及び低エネルギのドーズを
使用して、ベースのシート抵抗を最適化し、且つバイポ
ーラトランジスタの利得を最適化する。

ＮＰＮベース４０を形成した後に、電圧スレッシュホー
ルド用のイオン注入が０ＭＯ３装置のスレッシュホール
ドを調節する。このイオン注入物は、バイポーラ、ＰＭ
Ｏ８、及びＮＭＯ３領域内への−様なイオン注入によっ
て導入される。このステップは、又、マスクしてスレッ
シュホールド調整用のイオン注入を行うことを必要とし
ていた従来のプロセスと比較して有利である。好適実施
例においては、ボロンを使用して、４０ＫｅＶのエネル
ギで１乃至２×１０１２原子数／ｃｍ２のドーズを使用
する。次いで、本構成体を酸化性雰囲気中において２０
乃至３０分の間約９００　℃へ加熱して、本構成体の表
面全体に約２００乃至２５０人の厚さの二酸化シリコン
層４３を形成する。

層４３はゲート絶縁膜であり、且つ、後述する如く、Ｍ
Ｏ８装置のゲート電極を基板から分離する。本プロセス
のこの段階における本構成体の様相を第４図に示しであ
る。

次いで、ＣＶＤによって本構成体の全表面に約３５００
人の厚さの多結晶シリコン居４５を付着させ、次いで燐
でドープしてその導電性を改善する。多結晶シリコン層
４５は、相補型ＭＯ３装置のゲートを提供し、且つベー
スコンタクトを垂直バイポーラ装置内のエミッタから分
離する。公知のホトリソグラフィ技術を使用して、ホト
レジスト層４８を多結晶シリコン（ポリシリコン）、！
！４５の上表面上に付着させ、且つパターン形成する。

次いで、不所望の多結晶シリコンを本構成体の表面から
非等方的に除去して、第５図に示した様相を持った構成
体を形成する。

次いで、マスクを形成して、バイポーラ装置のエミッタ
及びコレクタコンタクトのみならず、ＮＭＯ３装置のＮ
導電型ソース及びドレインを画定する。このマスクは、
第６図中において、領域５０上方に開口を持っている。

次いで、好適には砒″素であるＮ導電型不純物を、約１
００ＫｅＶのエネルギで約６　Ｘ　１０”原子数／ｃｍ
２のドーズで該マスク内の開口を介してイオン注入を行
う。その注入物は、Ｐチャンネル装置用の基板タップ５
２、Ｎチャンネル用装置のソース及びドレイン領域５５
、及びバイポーラ装置用のコレクタコンタクト５８及び
エミッタ６０を形成する。同時に、Ｎチャンネル装置の
ゲート電極６２は、−層高塵にドープされてその抵抗を
低下させる。

該イオン注入の後に、本構成体を９００℃の温度へ加熱
してアニーリングを行い、次いで４分の間８５０℃で酸
化させる。これにより、イオン注入によって発生された
結晶構造における欠陥が修復され、−右同時的に異なっ
た酸化物の厚さを形成する。即ち、二酸化シリコン層４
３は、Ｎ型不純物に露呈された領域において、その他の
領域よりも、厚さが一層厚くなる。次いで、−様にＰ型
イオン注入を行うが、好適には、二弗化ボロンを使用し
て５０ＫｅＶのエネルギで３　Ｘ　１０１ｓ原子数／ｃ
ｍ２のドーズで実施する。該イオン注入のエネルギは、
ボロン原子は薄い酸化物領域、即ち以前にＮ型不純物の
上に形成されたもののみを透過する様なものである。こ
の様に酸化物の厚さの異なることを利用することにより
、従来技術と比較して更に１つのマスクを使用すること
の必要性を取り除いている。このイオン注入は、Ｐチャ
ンネルトランジスタのソース及びドレイン領域６８、Ｎ
チャンネルトランジスタの基板タップ７０、及びバイポ
ーラ装置のベースコンタクト７３を提供する。このイオ
ン注入物は、本構成体を３０分の間約９００℃へ加熱す
ることによってアニールされる。このアニーリングの後
の本構成体の様相を第６図に示しである。

上述した如く、ソース、ドレイン、基板タップ、及びエ
ミッタを形成した後に、二酸化シリコン層７５を公知の
技術を使用して本構成体の上表面全体に付着形成する。

典型的に、Ｍ２Ｓは５０００人の厚さであり且つドープ
されていない。次いで、ｙｊ！Ｊ７５内に開口を形成し
て、ソース、ドレイン、エミッタ、コレクタ、ベース、
及び基板コンタクトへの電気的接続を可能としている。

所望の領域と接触してメタル層８０を絶縁層７５上に付
着形成する。再度、公知の技術を使用して、該メタル層
を、第７図に示した如く、個別的な電気的接続部に画定
する。所望により、付加的な絶縁物質及び付加的なメタ
ル層を形成して所望の態様で構成要素を相互接続させる
。上述したプロセスによって、最小数のマスクを使用し
て単一基板上にバイポーラ装置と０ＭＯ３装置の両方を
持った集積回路が製造される。

２を端プロセスーー高性１ 本発明はＢｉＣＭＯＳ構成体を製造する別のプロセス即
ち方法を有しており、この方法は従来のプロセスと比較
して幾つかの独特の利点を提供している。この方法は上
述した本方法１形態よりも多くのマスクを必要とするが
、−、Ｇ高性能のトランジスタが得られる。本方法を第
８図乃至第１４図を参照して詳細に説明する。

第３図に関連して説明したフィールド酸化膜を形成する
ステップを完了した後に、基板表面から薄い二酸化シリ
コン層３３及び窒化シリコン層３５を除去する。その代
わりに、第８図に示した如＜、１００乃至２５０人程鹿
の厚さのゲート酸化膜層１００を、基板を酸化性雰囲気
中において約２乃至４分の間９００℃の温度へ加熱する
ことによって、形成する。

次いで、第９図に示した如く、典型的には３００乃至１
０００人の厚さの多結晶シリコンである保護性物質の比
較的薄い層を本構成体の全表面上に付着形成する。多結
晶シリコン乃至はポリシリコンの層１０３は、公知のＣ
ＶＤ技術を使用して形成する。この多結晶シリコンの第
１層は、爾後のＭ　ＯＳ装置の製造に対してゲート酸化
膜を保護し、且つゲート酸化膜を除去すべき個所以外の
位置において該ゲート酸化膜内に開口がエツチングされ
ることを防止する。

ホトレジストマスク１０８を本構成体の表面上に画定し
、且つ、公知の技術を使用して、過大寸法の開口を、Ｎ
ＰＮトランジスタのベースを形成すべき個所に形成する
。公知の技術を使用して露出したポリシリコン１０３を
エツチング除去し、且つ該バイポーラベースをボロンを
使用して典型的に４０乃至１００ＫｅＶのエネルギで１
×１０１３乃至Ｉ　Ｘ　１０１４原子数／ａ＋ｆのオー
ダのドーズで、イオン注入を行う。その結果、第１０図
に図示した態様で、薄い酸化物１００の下側にベース領
域１１０が形成される。同一のマスク１０８を使用して
、ＮＰＮ）−ランジスタ区域の表面からゲート酸化膜を
除去する。

次いで、マスク１０８を除去し、且つ第１１図に示した
如く、導電性物質の層１０３、これも多結晶シリコン、
を本構成体の全表面上に付着させる。従って、ポリシリ
コンを前に除去した領域（ＮＰＮベースの上方）におい
ては、本構成体のその他の領域の上におけるよりも一層
厚さが薄い。

ゲート酸化膜がＮＰＮ装置区域の表面から除去されたの
で、該多結晶シリコンはその領域内のシリコン上に直接
的に付着形成される。次いで、ポリシリコンｆｆ１１０
３を砒素を使用してイオン注入してその抵抗を低下させ
る。好適実施例においては、１　ｘ　１０”乃至Ｉ　Ｘ
　１０”原子数／ｃｍ２のドーズを使用する。

次いで、又第１１図に示した如く、新たなマスク１１４
を形成して０ＭＯ３装置のゲート及びバイポーラ装置の
壁型エミッタを形成すべき領域を保護する。従って、単
一のマスクがゲートとエミッタの両方を画定する。

このマスクを完成すると、ポリシリコン層１０３の露出
部分を、公知の化学的又はプラズマ処理を使用して、除
去する。その結果得られる構成体を第１２図に示しであ
る。二酸化シリコン１００の上に多結晶シリコン１０３
が形成されている個所においては、該二酸化シリコンは
エッチストップとして機能し且つそれを越えてのエツチ
ングを阻止する。然し乍ら、バイポーラ装置の区域にお
いては、ゲート酸化膜層が存在しない４ので、エッチャ
ントは下側に存在するシリコンをアタックすることが可
能であり、その結果、典型的には３００乃至１０００人
だけ、該エピタキシャルシリコンを多少過剰にエツチン
グする。このオーバーエツチングは、ＣＭＯ３装置区域
から不所望のポリシリコン１０３を完全に除去すること
を確保することの必要性、及びその為にエツチング操作
を延長することの必要性から発生している。

次いで、ＣＶＤ技術又はその他の公知の技術によって、
露出されたポリシリコンの上表面上に約１０００乃至３
０００人の厚さの二酸化シリコン層（不図示）を形成す
る。公知の非等方性エツチング技術を使用して、該二酸
化シリコンの殆どを本構成体の表面からエツチング除去
して、ベースコンタクトスペーサ１３２及びソース／ド
レインコンタクトスペーサ領域１３５の如き酸化側壁ス
ペーサ領域のみを残存させる。好適実施例においては、
この様なスペーサ領域は約１０００乃至３０００人の幅
である。

Ｎ導電型不純物を所望しないエピタキシャル層の領域を
保護する為に、本構成体の表面上に別のマスク（不図示
）を画定する。これらの領域は、バイポーラ装置区域（
コレクタシンク以外）、Ｐチャンネル装置のソース及び
ドレイン、及びＮチャンネル装置の基板タップを包含し
ている。次いで、Ｎ導電型不純物を該マスク開口を介し
てイオン注入する。好適実施例においては、燐を使用し
てＩ　Ｘ　１０１３乃至Ｉ　Ｘ　１０１４原子数／ｃｍ
２の第１ドーズ次いで砒素を使用して１００ＫｅＶのエ
ネルギにおいて６　Ｘ　１０”原子数／ｃｍ２の第２ド
ーズを使用する。燐はスペーサ酸化物１３５の下側をチ
ャンネルへ向かって拡散するので、２つの不純物を使用
して軽度にドープしたドレイン型構成体を形成する。該
イオン注入は、バイポーラトランジスタ用のコレクタコ
ンタクト１１５、ＰチャンネルＭＯ８装置用の基板タッ
プ１１８、及びＮチャンネルＭＯ３装置用のソース／ド
レイン領域１２０を形成する。別の実施例においては、
該スペーサ領域の形成の前に第１の軽度のドーズのＮ型
不純物を導入し、該スペーサ領域の形成の後に第２のド
ーズのＮ型不純物を導入する。

同様に、別のマスク（不図示）を使用して、Ｐ導電型不
純物を所望としない構造を保護する。次いで、好適には
ボロンを使用して５０ＫｅＶのエネルギにおいて３　Ｘ
　Ｉ　Ｏ１５原子数／ｃｕｔのドーズで、Ｐ型不純物を
イオン注入を行って、Ｐチャンネル装置のＰ型ソース及
びドレイン１２４及びＮチャンネル装置の基板タップ１
２７を形成する。重要なことであるが、ＮＰＮベース及
びＰチャンネルソース及びドレインは別々にイオン注入
されるので、それらの性能を独立的に最適化させること
が可能である。次いで、本構成体を３０乃至９０分の間
９００℃の温度へ加熱することによって、該Ｐ及びＮ導
電型イオン注入物をアニールする。アニーリングの間に
、ポリシリコンコンタクト１０３からバイポーラトラン
ジスタにおけるイオン注入物がエピタキシャルシリコン
内へ拡散してエミッタ１３０を形成する。

オプションとして、ベース領域を除いて本構成体の全て
をマスクし次いで付加的な不純物を導入することによっ
て、本プロセスのこの段階において、ベース抵抗を低下
させる為の外因的ベース領域のイオン注入を行うことが
可能である。このステップを実施する場合には、ボロン
を使用して５Ｘ１０１４乃至２Ｘ１０１ｓｙＫ子数／ａ
ｄ（７）ドーズを使用することが可能である。スペーサ
１３２は、イオン注入物がエミッタに近づき過ぎて位置
されることを防止する。

次いで、本構成体の上表面上にシリサイド形成用メタル
の層を付着形成し、且つ本構成体を加熱して該メタルを
下側に存在するシリコン（多結晶シリコンと単結晶シリ
コンの両方）と反応させ、メタルシリサイドの領域を形
成する。次いで、ウェットの化学エツチングによって、
反応しなかったメタルを選択的に除去する。シリコンと
反応してシリサイドを形成する任意のメタルを使用する
ことが可能である。然し乍ら、好適実施例においては、
約５００乃至１０００人のプラチナを表面上にスパッタ
形成させ、且つ本構成体を５乃至３０分の間４００乃至
４５０　’Ｃに加熱して、プラチナシリサイドを形成す
る。プラチナシリサイドはＰ型頭域に対して良好なコン
タクトを形成する。

シリサイド領域１３６は、エミッタ１３０への（及びフ
ィールド酸化膜３９上に形成されている近くの抵抗等の
その他の構成要素への）多結晶シリコンからなる電気的
コンタクト貫通導体（ビア）であり、一方シリサイド領
域１３７はベース領域１１０へのコンタクトである。コ
レクタコンタクトはシリサイドコンタクト１３８である
。Ｐチャンネル装置においては、シリサイド領域１３９
はソース／ドレインコンタクトを与え、一方シリサイド
１４０はゲートにコンタクトし、且っシリサイド１４１
は基板タップである。同様に、Ｎチャンネル装置に関し
ては、シリサイド１４２はソース／ドレイン領域にコン
タクトし、一方シリサイド１４３はゲートにコンタクト
し、シリサイド１４４は基板タップに接続している。こ
のシリサイドを形成した後の構成体の様相を第１４図に
示しである。

本プロセスのこの段階において、例えば、第７図に関連
して上述した如く、従来の技術を使用してメタル接続部
を製造することによって本構成体を完成することが可能
である。

本発明のプロセスは、従来技術のプロセスと比較して多
大な利点を提供している。単一のマスクを使用して、バ
イポーラ装置をＣＭＯ３装置から区別している。即ち、
それはベースマスクである。

ゲート及びエミッタの両方を画定するのに単一のマスク
が必要であるに過ぎない。更に、多結晶シリコンの第１
層は、爾後のＭＯ８装置に対するゲート酸化膜を保護す
る。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は基板のマスキング及びドーピングを図示する半
導体構成体の概略断面図、第２図はエピタキシャル層を
形成した後の概略断面図、第３図はフィールド酸化膜領
域を形成した後の概略断面図、第４図はゲート酸化の後
の概略断面図、第５図は多結晶シリコン電極を形成した
後の概略断面図、第６図はソース領域及びドレイン領域
を形成した後の概略断面図、第７図は電極を形成した後
の概略断面図、第８図は第３図に示したフィールド酸化
膜領域を形成した後に使用することの可能な別のプロセ
スにおける第１のステップを示した概略図、第９図は多
結晶シリコンの第１層を形成した後の概略断面図、第１
０図はＮＰＮトランジスタのベースを形成した後の概略
断面図、第１１図はＭＯＳゲート及びバイポーラエミッ
タを画定する為に付加的な多結晶シリコン及びマスクを
形成した後の概略断面図、第１２図はゲート及びエミッ
タを形成した後の概略断面図、第１３図はソース領域及
びドレイン領域をドープした後の概略断面図、第１４図
はメタルシリサイド相互接続層を形成した後の概略断面
図、である。 （符号の説明） １０：半導体基板 １５：マスク ２１：エピタキシャル層 ２４：Ｎウェルマスク ２７．２８：Ｎウェル ３０：Ｐウェル ３３：二酸化シリコン ３Ｓ：窒化シリコン層 ３９：フィールド酸化膜 ４０：ベース ４５：ポリシリコン層 ４８：ホトレジスト層 手続補正書（絋） 昭和６２年１０月２２日 特許庁長官　　小　川　邦　夫　殿 １、事件の表示　　　昭和６２年　特　許　願　第１７
６０６８号３、補正をする者 事件との関係　　　特許出願人 ４、代理人 ５、補正命令の日付

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の基板上に半導体構成体を製造する方法
   において、前記基板の少なくとも１つの第１領域内に第
   ２導電型の第１不純物を導入し、前記第１領域内に第２
   導電型の第２不純物を導入し、前記基板上にエピタキシ
   ャル層を形成し、前記基板の前記第１領域の上に存在す
   る前記エピタキシャル層の少なくとも１つの第１領域内
   に第２導電型不純物を導入し、本構成体を加熱して前記
   エピタキシャル層及び前記基板内の前記第２導電型不純
   物を拡散させて互いに接触させる、上記各ステップを有
   することを特徴とする方法。 ２、特許請求の範囲第１項において、前記第１不純物を
   導入するステップが燐を導入することを包含することを
   特徴とする方法。 ３、特許請求の範囲第２項において、前記第２不純物を
   導入するステップが砒素を導入することを包含すること
   を特徴とする方法。 ４、特許請求の範囲第３項において、前記燐濃度は約３
   ×１０＾１＾３乃至３×１０＾１＾４原子数／ｃｍ＾２
   を有しており且つ前記砒素濃度は約１×１０＾１＾５乃
   至１×１０＾１＾６原子数／ｃｍ＾２を有していること
   を特徴とする方法。 ５、特許請求の範囲第４項において、前記本構成体を加
   熱するステップが、本構成体を約１乃至２時間の間約１
   ０５０乃至１１００℃の温度へ加熱することを包含する
   ことを特徴とする方法。 ６、特許請求の範囲第１項において、前記加熱ステップ
   の前に、フィールド酸化膜領域を画定する為のマスクを
   形成するステップを有していることを特徴とする方法。 ７、特許請求の範囲第６項において、前記加熱ステップ
   が更に前記エピタキシャル層を酸化してフィールド酸化
   膜領域を形成することを包含していることを特徴とする
   方法。 ８、特許請求の範囲第１項において、前記基板が１１乃
   至１８Ω・ｃｍの固有抵抗を持ったＰ導電型シリコンを
   有していることを特徴とする方法。 ９、特許請求の範囲第８項において、前記エピタキシャ
   ル層を形成するステップの前に、前記基板をＰ導電型の
   不純物でドーピングするステップを有することを特徴と
   する方法。 １０、特許請求の範囲第９項において、前記基板はボロ
   ンでドープされていることを特徴とする方法。 １１、特許請求の範囲第１０項において、前記ボロンは
   約３×１０＾１＾２乃至５×１０＾１＾３原子数／ｃｍ
   ＾２のドーズを有していることを特徴とする方法。 １２、特許請求の範囲第１項において、前記少なくとも
   １つの第１領域内に導入するステップの前に、前記少な
   くとも１つの第１領域を画定する為にマスクを形成する
   ステップを有することを特徴とする方法。 １３、特許請求の範囲第１２項において、前記少なくと
   も１つの第１領域が埋込層を有していることを特徴とす
   る方法。 １４、特許請求の範囲第１項において、前記エピタキシ
   ャル層を形成するステップがドープしていないシリコン
   を付着することを包含することを特徴とする方法。 １５、特許請求の範囲第１４項において、前記エピタキ
   シャル層を形成するステップに続いて、前記エピタキシ
   ャル層内にＰ導電型の不純物を導入するステップを有す
   ることを特徴とする方法。 １６、特許請求の範囲第１５項において、前記エピタキ
   シャル層の少なくとも１つの第１領域内へ導入するステ
   ップの前に、前記第１領域を除いて前記エピタキシャル
   層をマスクするステップを有することを特徴とする方法
   。 １７、特許請求の範囲第１６項において、前記第２導電
   型は燐を有しており且つ前記不純物濃度は約１乃至２×
   １０＾１＾２原子数／ｃｍ＾２であることを特徴とする
   方法。 １８、特許請求の範囲第１項において、前記少なくとも
   １つの第１領域内へ第１不純物を導入するステップが第
   １不純物を前記基板の一対の第１領域内へ導入すること
   を包含しており、且つ前記第２導電型不純物を前記エピ
   タキシャル層の少なくとも１つの第１領域内へ第２導電
   型の不純物を導入するステップが第２導電型の不純物を
   前記エピタキシャル層の一対の第１領域内へ導入するこ
   とを包含していることを特徴とする方法。 １９、特許請求の範囲第１８項において、前記エピタキ
   シャル層の前記一対の第１領域は第２ウェルから離隔さ
   れた第１ウェルを有しており、且つ前記第１ウェルと前
   記第２ウェルとの間の前記エピタキシャル層は第３ウェ
   ルを有しており、且つ前記方法が、前記第１ウェル内に
   第１チャンネル型の電界効果トランジスタを形成し、前
   記第２ウェル内にバイポーラトランジスタを形成し、前
   記第３ウェル内に第２チャンネル型の電界効果トランジ
   スタを形成する、上記各ステップを有することを特徴と
   する方法。 ２０、特許請求の範囲第１９項において、前記第１チャ
   ンネル型はＰチャンネルであり、且つ前記第２チャンネ
   ル型はＮチャンネルであることを特徴とする方法。 ２１、特許請求の範囲第１８項において、前記エピタキ
   シャル層の前記一対の第１領域は、第２ウェルから離隔
   されている第１ウェルを有しており、且つ前記第１ウェ
   ルと前記第２ウェルとの間の前記エピタキシャル層は第
   ３ウェルを有しており、且つ前記方法が、前記第１、第
   ２、及び第３ウェルの各々の中にトランジスタを形成す
   るステップを有していることを特徴とする方法。 ２２、特許請求の範囲第２１項において、前記トランジ
   スタを形成するステップが、前記エピタキシャル層の表
   面上に絶縁物質の第１層を形成し、前記第２ウェル内の
   前記エピタキシャル層の表面内に第１導電型の不純物を
   導入し、前記第１及び第３ウェル上の前記絶縁物質上に
   電極を形成し、前記第１ウェル内及び前記第２ウェル内
   の前記第１導電型の領域内へ第１導電型の不純物を導入
   し、前記電極の両側で前記第３ウェル内に第２導電型の
   不純物を導入する、上記各ステップを有することを特徴
   とする方法。 ２３、爾後にバイポーラ及び相補型電界効果トランジス
   タを形成するのに適した半導体構成体を製造する方法に
   おいて、半導体基板の全ての中にＰ導電型不純物を注入
   し、埋込層を形成すべき個所の前記基板の第１領域内へ
   第１Ｎ導電型不純物を注入し、前記第１領域内へ異なっ
   た拡散度を持った第２Ｎ導電型不純物を注入し、前記基
   板上に半導体物質のエピタキシャル層を付着形成し、前
   記基板の前記第１領域の上に存在する前記エピタキシャ
   ル層の第１領域内にＮ導電型不純物を注入し、本構成体
   を加熱して前記基板内の前記第１又は第２Ｎ導電型不純
   物の一方を前記エピタキシャル層内の前記Ｎ導電型不純
   物と接触させる、上記各ステップを有することを特徴と
   する方法。 ２４、半導体構成体を製造する方法において、第１マス
   クを使用して第１Ｎ導電型不純物を第１及び第２の離隔
   した埋込層を形成すべき前記基板の第１及び第２の離隔
   した領域内へ注入させ、第２Ｎ導電型不純物を前記第１
   及び第２の離隔した領域内へ注入し、Ｐ導電型不純物を
   全ての半導体基板内へ導入させ、エピタキシャル層を前
   記基板上に付着形成し、第２マスクを使用してＮ導電型
   不純物を前記基板の前記第１及び第２の離隔した領域の
   上に存在する前記エピタキシャル層の第１及び第２の離
   隔した領域内へＮ導電型不純物を注入させ、第３マスク
   を使用して前記エピタキシャル層の第１領域を酸化して
   前記エピタキシャル層の前記第１及び第２の領域を前記
   エピタキシャル層の隣接する領域から離隔させ、第４マ
   スクを使用してＰ導電型不純物を前記エピタキシャル層
   の前記第１領域の第１部分内へ注入させ、第５マスクを
   使用して前記エピタキシャル層の前記第１及び第２の領
   域の各々の第２部分の上及び前記エピタキシャル層の前
   記第１及び第２の領域の各々の間の前記エピタキシャル
   層の中間領域の上に電極を画定し、第６マスクを使用し
   て前記中間領域上の前記電極に隣接して且つ前記第１領
   域上の前記電極に隣接してＮ導電型ドーパントを導入す
   る、上記各ステップを有することを特徴とする方法。 ２５、特許請求の範囲第２４項において、ＢｉＣＭＯＳ
   構成体が形成され、且つ前記第１マスクが前記埋込層を
   画定し、前記第２マスクがＮ型ウェルを画定し、前記第
   ３マスクがフィールド酸化膜を画定し、前記第４マスク
   がバイポーラのベースを画定し、前記第５マスクがゲー
   ト電極を画定し、前記第６マスクがＮＭＯＳのソース及
   びドレインと前記バイポーラのエミッタを画定すること
   を特徴とする方法。